【技术实现步骤摘要】
半导体结构的制作方法及半导体结构
[0001]本公开涉及半导体
，尤其涉及一种半导体结构的制作方法及半导体结构。
技术介绍
[0002]随着集成电路工艺的发展，为了实现更高的存储密度，3D(3dimension)闪存存储器(NAND flash memory)的发展尤为迅速，3D闪存存储器堆叠的层数也在不断增加，由32层发展到128层，并且还在突破原有堆叠层数不断增加堆叠层数。然而，随着3D闪存存储器堆叠的层数的增加，会进一步增加3D闪存存储器的电容耦合效应。
技术实现思路
[0003]以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本公开提供了一种半导体结构的制作方法及半导体结构。
[0005]本公开的第一方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
[0006]提供初始结构，所述初始结构包括叠层结构，所述叠层结构包括交替叠置的初始栅间介质层和第一牺牲层，所述初始栅间介质层包括依次叠置的第一栅介质层、第二牺牲层以及
【技术保护点】
【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：提供初始结构，所述初始结构包括叠层结构，所述叠层结构包括交替叠置的初始栅间介质层和第一牺牲层，所述初始栅间介质层包括依次叠置的第一栅介质层、第二牺牲层以及第二栅介质层；在所述叠层结构中形成沟道槽，所述沟道槽沿所述叠层结构的叠置方向延伸，所述沟道槽暴露出部分所述初始栅间介质层和部分所述第一牺牲层；在所述沟道槽中形成沟道结构，所述沟道结构填充所述沟道槽；去除所述第一牺牲层，在所述第一牺牲层所在的位置形成栅极导电层；去除所述第二牺牲层，在所述第一栅介质层和所述第二栅介质层之间形成气隙层。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法，还包括：在所述沟道槽中形成所述沟道结构之前，去除被所述沟道槽暴露出的部分所述初始栅间介质层或部分所述第一牺牲层，在所述沟道槽的侧壁形成凹陷部，所述凹陷部沿横向朝所述叠层结构内部凹陷。3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法，还包括：在所述沟道槽中形成第一绝缘层，所述第一绝缘层覆盖所述沟道槽暴露出的侧壁和底壁，以及所述凹陷部的侧壁和底壁；形成电荷存储层，所述电荷存储层覆盖位于所述凹陷部中的所述第一绝缘层并填充所述凹陷部；形成第二绝缘层，所述第二绝缘层覆盖所述电荷存储层，以及覆盖位于所述沟道槽的侧壁的所述第一绝缘层。4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述在所述沟道槽中形成沟道结构，包括：形成沟道层，所述沟道层覆盖所述第二绝缘层以及位于所述沟道槽底壁的所述第一绝缘层；形成第三绝缘层，所述第三绝缘层覆盖所述沟道层并填充所述沟道槽中空余的区域。5.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述初始结构还包括衬底，所述叠层结构形成于所述衬底上；所述去除所述第一牺牲层，在所述第一牺牲层被去除的位置形成栅极导电层，包括：在所述叠层结构中形成第一沟槽，所述第一沟槽沿所述叠层结构的叠置方向贯穿所述叠层结构并暴露出部分所述衬底，所述第一沟槽的侧壁暴露出部分所述第一牺牲层；基于所述第一沟槽去除所述第一牺牲层，形成第一间隙；通过所述第一沟槽向所述第一间隙中填充导电材料，形成所述栅极导电层。6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述第一沟槽的侧壁还暴露出部分所述第二牺牲层，所述去除所述第二牺牲层，在所述第一栅介质层和所述第二栅介质层之间形成气隙层，包括：基于所述第一沟槽去除所述第二牺牲层，在所述第二牺牲层被去除的位置形成所述气隙层，所述第一栅介质层和所述第二栅介质层被所述气隙层隔开。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法，还包括：在所述第一沟槽中形成第一阻挡层，所述第一阻挡层...
【专利技术属性】
技术研发人员：郭帅，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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