一种低抖动宽带时钟驱动器制造技术

本发明专利技术公开一种低抖动宽带时钟驱动器，属于集成电路信号处理领域，包括压控振荡器模块、锁相模块、高速分频器模块、输出驱动器模块和基准模块。所述压控振荡器模块用于产生时钟频率；所述锁相模块将所述压控振荡器模块产生的时钟频率锁定在所需要的频率和相位上；所述高速分频器模块将所述压控振荡器模块的信号分频至所需要的输出信号；所述输出驱动器模块将所述高速分频器模块分频后的输出信号转换为LVPECL、LVDS、LVCMOS三种输出格式之一后驱动输出负载；本发明专利技术具有宽频率范围输出以及低输出抖动、多模式信号输出功能，可在宽频率范围输出内达到出色的时钟精度；具有出色的抖动性能，适合要求严苛的基础设施时钟驱动应用。适合要求严苛的基础设施时钟驱动应用。适合要求严苛的基础设施时钟驱动应用。

【技术实现步骤摘要】
一种低抖动宽带时钟驱动器


[0001]本专利技术涉及集成电路信号处理
，特别涉及一种低抖动宽带时钟驱动器。

技术介绍

[0002]随着科学技术越来越成熟，现代通信系统实现各种技术上的跨越，从原来的模拟调制信号通信、窄带语音通信、有线传输通信，实现到数字调制信号通信、宽带综合业务通信、无线移动通信的跨越，电子通信系统越来越丰富。通信系统不断向大容量高速率发展，对射频通信技术的要求更加关键。射频信号向更高的频率，更大的范围延伸。
[0003]无线通信系统的实现主要是依靠射频通信电路。射频通信系统经过多年的不断的研究和积累，基本形成了典型的组成结构，主要包括调制、变频、放大和解调等几个部分。最近这几年，射频通信电路的应用领域主要包括航空航天通信、雷达卫星通信，船载通信、个人移动通信、无线局域网、物联网和车联网等。
[0004]通信技术应用要求越来越高，越来越苛刻。这就迫切需要无线通信设备能够在任何时间、任何地方都能够提供安全可靠的通信功能，而且变得重量更轻、体积更小、功耗更低。由于这些原因，射频通信电路的设计面临更多的要求和挑战。而时钟驱动器电路应用于通信技术的各个领域，其频率范围、抖动性能决定了通信电路的性能。传统的复杂结构给高性能时钟驱动器电路的应用造成了巨大的困难。因此，在系统中设计宽频率范围、低抖动性能、简单易用的时钟驱动器非常有必要。

技术实现思路

[0005]本专利技术的目的在于提供一种低抖动宽带时钟驱动器，以解决
技术介绍
中的问题。
[0006]为解决上述技术问题，本专利技术提供了一种低抖动宽带时钟驱动器，包括：
[0007]压控振荡器模块，用于产生时钟频率；
[0008]锁相模块，将所述压控振荡器模块产生的时钟频率锁定在所需要的频率和相位上；
[0009]高速分频器模块，将所述压控振荡器模块的信号分频至所需要的输出信号；
[0010]输出驱动器模块，将所述高速分频器模块分频后的输出信号转换为LVPECL、LVDS、LVCMOS三种输出格式之一后驱动输出负载；
[0011]基准模块，为所述压控振荡器模块、所述锁相模块、所述高速分频器模块和所述输出驱动器模块提供基准电流。
[0012]可选的，所述高速分频器模块包括：
[0013]预先分频器，对所述压控振荡器模块产生的信号进行预先分频；
[0014]反馈分频器，将预先分频后的信号再次分频后反馈至所述锁相模块；
[0015]输出分频器，将预先分频后的信号再次分频至所需要的输出频率；其中，
[0016]所述反馈分频器和所述输出分频器均与所述预先分频器相连。
[0017]可选的，所述预先分频器包括输入缓冲器、除3分频器、除4分频器、除5分频器和输
出选择器；所述除3分频器、除4分频器和除5分频器的输入端均与所述输入缓冲器相连，所述除3分频器、除4分频器和除5分频器的输出端均与所述输出选择器相连。
[0018]可选的，所述反馈分频器包括包括输入缓冲器、除15分频器、除20分频器、除24分频器、除25分频器和输出选择器；所述除15分频器、除20分频器、除24分频器和除25分频器的输入端均与所述输入缓冲器相连，所述除15分频器、除20分频器、除24分频器和除25分频器的输出端均与所述输出选择器相连。
[0019]可选的，所述输出分频器包括输入缓冲器、除1分频器、除2分频器、除3分频器、除4分频器、除6分频器、除8分频器和输出选择器；所述除1分频器、除2分频器、除3分频器、除4分频器、除6分频器和除8分频器的输入端均与所述输入缓冲器相连，所述除1分频器、除2分频器、除3分频器、除4分频器、除6分频器和除8分频器的输出端均与所述输出选择器相连。
[0020]可选的，所述压控振荡器模块包括电感电容谐振腔体、三极管Q1、三极管Q2和电阻R1；三极管Q1的集电极和三极管Q2的基极共同连接所述电感电容谐振腔体的第一端，三极管Q2的集电极和三极管Q1的基极共同连接所述电感电容谐振腔体的第二端；三极管Q1的发射极和三极管Q2的发射极共同通过电阻R1接地；
[0021]所述电感电容谐振腔体的第一端和第二端均接电源VDD。
[0022]可选的，所述输出驱动器模块包括输入缓冲器和LVPECL模块、LVDS模块、LVCMOS模块。
[0023]在本专利技术提供的低抖动宽带时钟驱动器中，采用高速分频器模块使得芯片使用更为简单；压控振荡器模块采用电感电容谐振方法，从而可实现超低抖动信号，配合高速分频器模块可涵盖多种通信常用通信系统的时钟频率范围；输出驱动器模块采用集成3种驱动电路的方式，从而可实现输出信号转换为LVPECL、LVDS、LVCMOS三种输出格式之一后驱动输出负载。
附图说明
[0024]图1是本专利技术提供的低抖动宽带时钟驱动器结构示意图；
[0025]图2是本专利技术提供的低抖动宽带时钟驱动器中高速分频器模块的结构示意图；
[0026]图3是高速分频器模块中预先分频器的结构示意图；
[0027]图4是高速分频器模块中反馈分频器的结构示意图；
[0028]图5是高速分频器模块中输出分频器的结构示意图；
[0029]图6是本专利技术提供的低抖动宽带时钟驱动器中压控振荡器模块的结构示意图；
[0030]图7是本专利技术提供的低抖动宽带时钟驱动器中输出驱动器模块的结构示意图。
具体实施方式
[0031]以下结合附图和具体实施例对本专利技术提出的一种低抖动宽带时钟驱动器作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0032]本专利技术提供了一种低抖动宽带时钟驱动器，其结构如图1所示，包括压控振荡器模块、锁相模块、高速分频器模块、输出驱动器模块和基准模块；其中，C1～C5为5个外部控制
引脚，用于控制分频功能，XIN是外部参考输入时钟信号，OUTP和OUTN是差分信号输出引脚。所述压控振荡器模块用于产生时钟频率；所述锁相模块将所述压控振荡器模块产生的时钟频率锁定在所需要的频率和相位上；所述高速分频器模块将所述压控振荡器模块的信号分频至所需要的输出信号；所述输出驱动器模块将所述高速分频器模块分频后的输出信号转换为62.5MHz～625MHz的LVPECL、LVDS、LVCMOS三种输出格式之一后驱动输出负载；所述基准模块为所述压控振荡器模块、所述锁相模块、所述高速分频器模块和所述输出驱动器模块提供基准电流。
[0033]如图2所示，所述高速分频器模块包括预先分频器、反馈分频器和输出分频器，OUTF是单端输出信号至锁相模块，用于锁定相位；所述反馈分频器和所述输出分频器均与所述预先分频器相连。所述预先分频器对所述压控振荡器模块产生的信号进行预先分频；所述反馈分频器将预先分频后的信号再次分频后反馈至所述锁相模块；所述输出分频器将预先分频后的信号再次分频至所需本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低抖动宽带时钟驱动器，其特征在于，包括：压控振荡器模块，用于产生时钟频率；锁相模块，将所述压控振荡器模块产生的时钟频率锁定在所需要的频率和相位上；高速分频器模块，将所述压控振荡器模块的信号分频至所需要的输出信号；输出驱动器模块，将所述高速分频器模块分频后的输出信号转换为LVPECL、LVDS、LVCMOS三种输出格式之一后驱动输出负载；基准模块，为所述压控振荡器模块、所述锁相模块、所述高速分频器模块和所述输出驱动器模块提供基准电流。2.如权利要求1所述的低抖动宽带时钟驱动器，其特征在于，所述高速分频器模块包括：预先分频器，对所述压控振荡器模块产生的信号进行预先分频；反馈分频器，将预先分频后的信号再次分频后反馈至所述锁相模块；输出分频器，将预先分频后的信号再次分频至所需要的输出频率；其中，所述反馈分频器和所述输出分频器均与所述预先分频器相连。3.如权利要求2所述的低抖动宽带时钟驱动器，其特征在于，所述预先分频器包括输入缓冲器、除3分频器、除4分频器、除5分频器和输出选择器；所述除3分频器、除4分频器和除5分频器的输入端均与所述输入缓冲器相连，所述除3分频器、除4分频器和除5分频器的输出端均与所述输出选择器相连。4.如权利要求2所述的低抖动宽带时钟驱动器，其特征在于，所述反馈分频器包括包括输入缓冲器、除15分频器、除20分频器...

【专利技术属性】
技术研发人员：俞阳，刘雪莲，蒋颖丹，张沁枫，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：