一种三维存储器件及其制造方法技术

本申请提供一种三维存储器件的制造方法，包括：在第一衬底上依次形成停止层和第一半导体层；在第一半导体层上形成堆叠层；形成贯穿堆叠层、第一半导体层及停止层，并伸入部分第一衬底的沟道孔；在沟道孔中形成沟道结构，包括依次层叠的功能层、沟道层、填充部以及分别位于填充部相对两端的第一插塞和第二插塞，第二插塞延伸经过所述停止层的远离所述第一衬底的表面；去除第一衬底以及停止层，以露出第二插塞，每一源极触点与一第二插塞正对。本申请还提供一种三维存储器件。本申请提供的三维存储器件及其制造方法，通过形成完全填充沟道孔的位于第一衬底内的一端的第二插塞，使得在去除第一衬底以及停止层的过程中，沟道结构不会被破坏。会被破坏。会被破坏。

【技术实现步骤摘要】
一种三维存储器件及其制造方法


[0001]本申请涉及半导体制造
，尤其涉及一种三维存储器件及其制造方法。

技术介绍

[0002]随着平面存储器的特征尺寸接近下限，平面存储器的制造工艺已非常困难且制造成本非常高昂，为了进一步提高存储容量，降低每比特的存储成本，提出了三维存储器。
[0003]目前，在三维存储器的制造工艺中，沟道孔的位于衬底内的底部无法被完全填充而使得形成的沟道结构存在缝隙，在对三维存储器的衬底进行减薄时，减薄工艺使用的试剂容易从该缝隙进入沟道结构而破坏沟道结构，从而影响沟道结构的性能，进而影响三维存储器的性能。

技术实现思路

[0004]为解决上述技术问题，本申请提供一种三维存储器件及其制造方法，在沟道孔内形成的沟道结构包括第二插塞，所述第二插塞完全填充沟道孔的位于第一衬底内的一端，使得在去除所述第一衬底的过程中，所述沟道结构并不会被破坏，从而，形成的三维存储器件的性能不受影响。
[0005]本申请一方面提供一种三维存储器件的制造方法，所述三维存储器件的制造方法包括以下步骤：提供第一衬底，在所述第一衬底上依次层叠形成停止层和第一半导体层；在所述第一半导体层的远离所述停止层的一侧形成堆叠层，所述堆叠层包括交替层叠的绝缘层和牺牲层；形成多个沟道孔，每一沟道孔贯穿所述堆叠层、所述第一半导体层及所述停止层，并伸入部分第一衬底；在所述沟道孔中形成沟道结构，其中，所述沟道结构包括依次层叠的功能层、沟道层、填充部以及分别位于所述填充部的沿第一方向的相对两端的第一插塞和第二插塞，所述第二插塞相较于所述第一插塞靠近所述第一半导体层，所述第二插塞延伸经过所述停止层的远离所述第一衬底的表面，所述第一方向为所述绝缘层和牺牲层的层叠方向；去除所述第一衬底以及所述停止层，以露出所述第二插塞。
[0006]本申请另一方面还提供一种三维存储器件，所述三维存储器件包括：第一半导体层、至少一个堆叠结构、多个沟道结构、第二半导体层以及多个源极触点。所述至少一个堆叠结构位于所述第一半导体层上，所述堆叠结构包括交替层叠的绝缘层和导电层。每一沟道结构贯穿所述堆叠结构和所述第一半导体层，其中，所述沟道结构包括依次层叠的功能层、沟道层、填充部以及分别位于所述填充部的沿第一方向的相对两端的第一插塞和第二插塞，所述第二插塞相较于所述第一插塞靠近所述第一半导体层，所述第一方向为所述绝缘层和导电层的层叠方向。
[0007]本申请提供的三维存储器件及其制造方法，在沟道孔内形成的沟道结构包括第二插塞，所述第二插塞完全填充沟道孔的位于第一衬底内的一端，使得在去除所述第一衬底以及停止层的过程中，所述沟道结构并不会被破坏，从而，形成的三维存储器件的性能不受影响。
附图说明
[0008]为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0009]图1为本申请实施例提供的三维存储器件的制造方法流程图。
[0010]图2为图1中步骤S101完成后的三维存储器件的截面结构示意图。
[0011]图3为图1中步骤S102完成后的三维存储器件的截面结构示意图。
[0012]图4为形成堆叠结构后的三维存储器件的截面结构示意图。
[0013]图5为图1中步骤S103完成后得到的三维存储器件的截面结构示意图。
[0014]图6为图1中步骤S104完成后得到的三维存储器件的截面结构示意图。
[0015]图7为图1中步骤S104的子流程图。
[0016]图8至图10为与图7中步骤对应的三维存储器件的截面结构示意图。
[0017]图11为形成栅极线槽后的三维存储器件的截面结构示意图。
[0018]图12为形成凹槽后的三维存储器件的截面结构示意图。
[0019]图13为形成导电层后的三维存储器件的截面结构示意图。
[0020]图14为形成栅线隙结构后的三维存储器件的截面结构示意图。
[0021]图15为形成外围触点、字线局部触点以及沟道局部触点后的三维存储器件的截面结构示意图。
[0022]图16为将外围触点、字线局部触点以及沟道局部触点与外围电路层键合后的三维存储器件的截面结构示意图。
[0023]图17为图1中步骤S105完成后得到的三维存储器件的截面结构示意图。
[0024]图18为形成第二半导体层后的三维存储器件的截面结构示意图。
[0025]图19为形成源极触点后的三维存储器件的截面结构示意图。
[0026]图20为形成源极触点开口后的三维存储器件的截面结构示意图。
[0027]图21为形成互连层后的三维存储器器件的截面结构示意图。
[0028]图22为本申请实施例提供的三维存储器器件的截面结构示意图。
[0029]附图标记说明：10
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第一衬底；20
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停止层；30
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第一半导体层；40
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堆叠层；401
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绝缘层；402
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牺牲层；41
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堆叠结构；411
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端部；35
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第一氧化物层；36
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第二氧化物层；37
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第三氧化物层；403
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凹槽；404
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导电层；4041
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栅极电介质层；4042
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粘合层；4043
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栅极；50
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沟道孔；60
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沟道结构；61
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功能层；611
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阻挡层；612
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电荷存储层；613
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隧穿层；62
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沟道层；63
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填充部；64
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第一插塞；65
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第二插塞；70
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第二半导体层；80
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源极触点；81
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源极触点开口；90
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栅极线槽；91
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栅线隙结构；911
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二氧化硅层；912
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多晶硅部；100
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外围触点；110
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字线局部触点；120
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沟道局部触点；130
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外围电路层；140
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第二衬底；150
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第一键合层；1501
‑
第一键合触点；160
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第二键合层；1601
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第二键合触点；170
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ILD层；180
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穿硅触点；1801
‑
穿硅触点开口；190<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器件的制造方法，其特征在于，所述三维存储器件的制造方法包括以下步骤：提供第一衬底，在所述第一衬底上依次层叠形成停止层和第一半导体层；在所述第一半导体层的远离所述停止层的一侧形成堆叠层，所述堆叠层包括交替层叠的绝缘层和牺牲层；形成多个沟道孔，每一沟道孔贯穿所述堆叠层、所述第一半导体层及所述停止层，并伸入部分第一衬底；在所述沟道孔中形成沟道结构，其中，所述沟道结构包括依次层叠的功能层、沟道层、填充部以及分别位于所述填充部的沿第一方向的相对两端的第一插塞和第二插塞，所述第二插塞相较于所述第一插塞靠近所述第一半导体层，所述第二插塞延伸经过所述停止层的远离所述第一衬底的表面，所述第一方向为所述绝缘层和牺牲层的层叠方向；以及去除所述第一衬底以及所述停止层，以露出所述第二插塞。2.根据权利要求1所述的三维存储器件的制造方法，其特征在于，所述在所述沟道孔中形成沟道结构，包括：在所述沟道孔的侧壁和底壁形成所述功能层，所述沟道孔的底壁为所述沟道孔的靠近所述第一衬底的一端的内壁；在所述沟道孔内沉积半导体材料以形成所述沟道层以及所述第二插塞，其中，所述沟道层覆盖所述功能层的位于所述沟道孔的侧壁的部分，所述第二插塞覆盖所述功能层的位于所述沟道孔的底壁的部分；填充所述沟道孔以形成所述填充部；以及在所述填充部的远离所述第二插塞的一端形成所述第一插塞。3.根据权利要求1所述的三维存储器件的制造方法，其特征在于，所述沟道孔的孔径沿从所述停止层到所述第一半导体层的方向递增。4.根据权利要求1所述的三维存储器件的制造方法，其特征在于，所述第二插塞的材料为多晶硅。5.根据权利要求1所述的三维存储器件的制造方法，其特征在于，所述停止层的材料为绝缘材料。6.根据权利要求1所述的三维存储器件的制造方法，其特征在于，在形成所述第二半导体层之前，所述方法还包括：对所述第二插塞进行离子掺杂。7.根据权利要求1所述的三维存储器件的制造方法，其特征在于，所述去除所述停止层，包括：使用第一化学机械研磨工艺研磨去除所述停止层。8.根据权利要求1所述的三维存储器件的制造方法，其特征在于，在所述形成多个沟道孔之前，所述方法还包括：刻蚀所述堆叠层以沿第二方向间隔形成至少一个堆叠结构，所述堆叠结构的沿所述第二方向的端部呈台阶状，其中，所述第二方向垂直于所述第一方向。9.根据权利要求8所述的三维存储器件的制造方法，其特征在于，在所述去除所述第一衬底以及所述停止层之前，所述方法还包括：
形成多个栅极线槽，每一栅极线槽贯穿所述堆叠层、所述第一半导体层及所述停止层，并伸入部...

【专利技术属性】
技术研发人员：张坤，韩玉辉，夏志良，周文犀，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：