半导体装置及制造半导体装置的方法制造方法及图纸

本公开涉及一种半导体装置及制造半导体装置的方法。一种半导体装置包括：包括交替堆叠的第一导电层和绝缘层的叠层；设置在所述叠层上的第二导电层；设置在所述叠层上并且被配置为使各个所述第二导电层彼此绝缘的分离绝缘结构；穿过所述叠层的第一沟道层；围绕第一沟道层的侧壁的存储器层；设置在所述叠层上并穿过所述第二导电层的第二沟道层，每个所述第二沟道层的宽度小于所述第一沟道层的宽度；围绕第二沟道层的侧壁的栅极绝缘层；以及被配置为分别将各个所述第一沟道层与各个所述第二沟道层联接并且延伸到所述第二沟道层中的第三沟道层。三沟道层。三沟道层。

【技术实现步骤摘要】
半导体装置及制造半导体装置的方法


[0001]本公开的各种实施例大体来说涉及电子装置，且更具体来说涉及半导体装置及制造该半导体装置的方法。

技术介绍

[0002]近来，由于包括在基板上形成为单层的存储器单元的二维存储器元件的集成的提高受到限制，已经提出了包括在基板上沿垂直方向堆叠的存储器单元的三维(3D)存储器元件。为了提高这种具有三维结构的存储器元件的操作可靠性，已经开发了各种结构和制造方法。

技术实现思路

[0003]本公开的实施例可以提供一种半导体装置，其可以包括：叠层，其包括交替堆叠的第一导电层和绝缘层；设置在所述叠层上的第二导电层；分离绝缘结构，其设置在所述叠层上并且被配置为使各个所述第二导电层彼此绝缘；穿过所述叠层的第一沟道层；围绕第一沟道层的侧壁的存储器层；设置在所述叠层上并穿过所述第二导电层的第二沟道层，每个所述第二沟道层的宽度小于所述第一沟道层的宽度；围绕第二沟道层的侧壁的栅极绝缘层；以及第三沟道层，其被配置为分别将各个所述第一沟道层与各个所述第二沟道层联接并且延伸到所述第二沟道层中。
[0004]本公开的实施例可以提供一种半导体装置，其可以包括：叠层，其包括交替堆叠的字线和绝缘层；穿过所述叠层的第一沟道层；围绕第一沟道层的侧壁的存储器层；设置在所述叠层上的第二沟道层；围绕第二沟道层的侧壁的栅极绝缘层；第三沟道层，其被配置成分别将各个所述第一沟道层与各个所述第二沟道层联接；选择线，每个选择线包括设置在叠层上的第一部分和分别围绕各个第二沟道层并朝向第一沟道层突出到叠层中的第二部分；以及分离绝缘结构，其设置在所述叠层上并且被配置为使各个所述选择线彼此绝缘。
[0005]本公开的实施例可提供一种制造半导体装置的方法，其可以包括以下步骤：形成包括交替堆叠的第一材料层和第二材料层的叠层；在所述叠层上形成牺牲层；形成穿过所述牺牲层并设置在所述第一材料层上的分离绝缘结构；形成穿过牺牲层、分离绝缘结构和叠层的第一开口；在所述第一开口中形成第一沟道层；在所述第一开口中形成与所述牺牲层联接的牺牲间隔物；在所述牺牲间隔物中形成宽度小于所述第一沟道层的宽度的第二沟道层；以及在所述第一开口中形成第三沟道层，所述第三沟道层被配置为将所述第一沟道层与所述第二沟道层联接并且延伸到所述第二沟道层中。
附图说明
[0006]图1是示出根据本公开的实施例的半导体装置的结构的图。
[0007]图2A，图2B和图2C是示出根据本公开的实施例的半导体装置的结构的示图。
[0008]图3A，图3B，图4A，图4B，图5A，图5B，图6A，图6B，图7A，图7B，图8A，图8B，图9A，图
9B，图10A，图10B，图11A，图11B，图12A，图12B，图13A，图13B，图14A，图14B，图15A和图15B是用于描述根据本公开的实施例的制造半导体装置的方法的图。
[0009]图16A，图16B，图16C，图16D，图16E，图16F，图16G，图16H和图16I是示出根据本公开的实施例的制造半导体装置的方法的视图。
[0010]图17是示出根据本公开实施例的存储器系统的图。
[0011]图18是示出根据本公开实施例的存储器系统的图。
[0012]图19是示出根据本公开实施例的存储器系统的图。
[0013]图20是示出根据本公开实施例的存储器系统的图。
[0014]图21是示出根据本公开实施例的存储器系统的图。
具体实施方式
[0015]在本说明书或申请中引入的本公开的实施例中的具体结构或功能描述仅用于描述本公开的实施例。这些描述不应被解释为限于说明书或申请中描述的实施例。
[0016]本公开的各种实施例涉及具有稳定结构和改进特性的半导体装置，以及制造该半导体装置的方法。
[0017]图1是示出根据本公开的实施例的半导体装置的结构的图。
[0018]参照图1，半导体装置可以包括叠层(stack)ST，第二导电层13，分离绝缘结构24和沟道结构CH。半导体装置还可以包括源极结构10，绝缘层14，保护层21或狭缝结构SLS，或者还可以包括它们的组合。
[0019]叠层ST包括交替堆叠在彼此之上的第一导电层11和绝缘层12。每个第一导电层11可以是字线或选择线。在一个实施例中，至少一个最下面的第一导电层11可以是源极选择线，并且其它第一导电层11各自可以是字线。第一导电层11可以包括诸如多晶硅、钨、钼或金属的导电材料。可以提供绝缘层12以使堆叠的第一导电层11彼此绝缘，且绝缘层12可以包括例如氧化物、氮化物或气隙的绝缘材料。在一个实施例中，最下面的第一导电层11可以比其它第一导电层11位于离源极结构10最近的位置。
[0020]第二导电层13可以设置在叠层ST上。每个第二导电层13可以是字线或选择线。在一个实施例中，每个第二导电层13可以是漏极选择线。第二导电层13可以包括诸如多晶硅、钨、钼或金属的导电材料。
[0021]绝缘层14可以设置在第二导电层13上。在平面图中，绝缘层14可以具有对应于第二导电层13的形状的形状。绝缘层14可以包括诸如氧化物、氮化物或气隙的绝缘材料。
[0022]分离绝缘结构24可以设置在叠层ST上。分离绝缘结构24可以使沿第一方向I彼此相邻设置的第二导电层13彼此绝缘。分离绝缘结构24可以穿过绝缘层14并在第二导电层13之间延伸。分离绝缘结构24可以延伸到叠层ST的最上面的绝缘层12中。分离绝缘结构24可以设置在与最上面的第一导电层11间隔开的位置处。分离绝缘结构24可以包括诸如氧化物、氮化物或气隙的绝缘材料。在一个实施例中，最上面的第一导电层11可以比其它第一导电层11位于离第二导电层13最近的位置。
[0023]沟道结构CH可以穿过叠层ST和第二导电层13。沟道结构CH可以在第三方向III上延伸。第三方向III可以与第一方向I相交。在一个实施例中，第三方向III可以是第一导电层11和绝缘层12进行堆叠的方向。与第二导电层13的上表面相比，沟道结构CH可以突出。沟
道结构CH可以穿过绝缘层14。
[0024]每个沟道结构CH可以包括第一沟道结构CH1，第二沟道结构CH2和第三沟道结构CH3。每个沟道结构CH还可以包括接触焊盘CP。第一沟道结构CH1可以穿过叠层ST，第二沟道结构CH2可以穿过第二导电层13。第三沟道结构CH3可以将相应的第一沟道结构CH1与相应的第二沟道结构CH2联接。
[0025]第一沟道结构CH1可以包括第一沟道层15。第一沟道结构CH1还可以包括存储器层16或第一绝缘芯部17，或者还可以包括它们的组合。第一沟道层15可以包括半导体材料，例如硅(Si)、锗(Ge)或纳米结构材料。存储器层16可以插置在第一沟道层15和第一导电层11之间。存储器层16可以被形成为围绕第一沟道层15的侧壁。第一绝缘芯部17可以形成在第一沟道层15中。第一绝缘芯部17可以包括诸如氧化物、氮化物或气隙的绝缘材料。
[0026]第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，该半导体装置包括：叠层，所述叠层包括交替堆叠的第一导电层和绝缘层；第二导电层，所述第二导电层设置在所述叠层上；分离绝缘结构，所述分离绝缘结构设置在所述叠层上并且使各个所述第二导电层彼此绝缘；第一沟道层，所述第一沟道层穿过所述叠层；存储器层，所述存储器层围绕所述第一沟道层的侧壁；第二沟道层，所述第二沟道层设置在所述叠层上并穿过所述第二导电层，并且每个所述第二沟道层的宽度小于所述第一沟道层的宽度；栅极绝缘层，所述栅极绝缘层围绕所述第二沟道层的侧壁；以及第三沟道层，所述第三沟道层分别将各个所述第一沟道层与各个所述第二沟道层联接并且延伸到所述第二沟道层中。2.根据权利要求1所述的半导体装置，其中，所述存储器层与所述第二导电层接触。3.根据权利要求1所述的半导体装置，其中，每个所述栅极绝缘层包括：插置在所述第二沟道层与所述存储器层之间的第一部分；以及插置在所述第二沟道层和所述第二导电层之间的第二部分。4.根据权利要求3所述的半导体装置，其中，所述第一部分的宽度大于所述第二部分的宽度。5.根据权利要求1所述的半导体装置，其中，每个所述第三沟道层包括：与对应的第一沟道层接触的第一部分；以及与对应的第二沟道层接触的第二部分。6.根据权利要求5所述的半导体装置，其中，所述第二部分沿所述第二沟道层的内表面延伸。7.根据权利要求5所述的半导体装置，其中，所述第一部分的宽度大于所述第二部分的宽度。8.根据权利要求5所述的半导体装置，其中，每个所述第三沟道层的所述第二部分的上表面和对应的第二沟道层的上表面设置在同一平面上。9.根据权利要求1所述的半导体装置，其中，每个所述第二导电层包括：设置在所述叠层上的第一部分；以及分别围绕各个所述第二沟道层并朝向所述第一沟道层突出到所述叠层中的第二部分。10.根据权利要求9所述的半导体装置，其中，所述第二部分与所述存储器层接触。11.根据权利要求9所述的半导体装置，其中，每个第二部分的外壁与对应的存储器层的外壁对齐。12.一种半导体装置，该半导体装置包括：叠层，所述叠层包括交替堆叠的字线和绝缘层；第一沟道层，所述第一沟道层穿过所述叠层；存储器层，所述存储器层围绕所述第一沟道层的侧壁；第二沟道层，所述第二沟道层设置在所述叠层上；栅极绝缘层，所述栅极绝缘层围绕所述第二沟道层的侧壁；
第三沟道层，所述第三沟道层分别将各个所述第一沟道层与各个所述第二沟道层联接；选择线，每个所述选择线包括设置在所述叠层上的第一部分和分别围绕各个所述第二沟道层并朝向所述第一沟道层突出到所述叠层中的第二部分；以及分离绝缘结构，所述分离绝缘结构设置在所述叠层上并且使各个所述选择线彼此绝缘。13.根据权利要求12所述的半导体装置，其中，所述选择线的所述第二部分与所述存储器层接触。14.根据权利要求12所述的半导体装置，其中，每个所述第二部分的外壁与对应的存储器层的外壁对齐。15.根据权利要求12所述的半导体装置，其中，每个所述第二沟道层的宽度小于每个所述第一沟道层的宽度。16.根据权利要求12所述的半导体装置，其中，每个所述栅极绝缘层...

【专利技术属性】
技术研发人员：崔康植，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：