芯片性能测试治具制造技术

本发明专利技术提供了一种芯片性能测试治具，包括电控板、信号输入端、信号输出端、多个测试端。其中，电控板上设置有信号测试线路，包括第一并联安装位、第二并联安装位、多个选通安装位、串联安装位、第一信号线、多条第二信号线和第三信号线。第一并联安装位、第二并联安装位、串联安装位均用于接入连接元件；多条第二信号线长度各不相同，多个选通安装位用于在接入一连接元件时选择测试信号通过的第二信号线。本发明专利技术实现模拟实际项目中的芯片信号传输的线路路径，并验证其信号性能，降低芯片选型失误率，缩短研发设计周期，降低研发成本。降低研发成本。降低研发成本。

【技术实现步骤摘要】
芯片性能测试治具


[0001]本专利技术涉及电子器件测试
，特别涉及一种芯片性能测试治具。

技术介绍

[0002]现有的芯片厂商一般在售卖时，仅会提供芯片配套的开发板给研发人员对芯片的功能进行简单的信号测试。然而在实际应用中，与芯片的引脚电连接的器件、不同尺寸规格的电路板以及不同的走线方式都会影响芯片输出的信号的完整性。因此，单纯采用开发板并不能够模拟实际项目上的信号性能验证，同时在进行PCB Layout(电路布线)设计时，只能够单纯计算出芯片信号传输路径上的阻抗，并不能够确定其对信号的影响，若打板测试，则可能需要多次重复修改并重复打板才能够得到相对满意的电路布线路径，这就导致整个电路研发设计周期较长，研发测试效率较低。

技术实现思路

[0003]本专利技术的主要目的是提供一种芯片性能测试治具，旨在实现模拟实际项目中的芯片信号性能验证，提高了电路板布线的研发测试效率，缩短了研发设计周期。
[0004]为此，本专利技术提出了一种芯片性能测试治具，所述芯片性能测试治具包括：
[0005]电控板，所述电控板上设置有信号测试线路；
[0006]信号输入端，所述信号输入端设置于所述电控板上，所述信号输入端用于与芯片的引脚连接并接入芯片输出的测试信号；
[0007]信号输出端，所述信号输出端设置于所述电控板上，所述信号输出端用于与接入接口；
[0008]多个测试端；所述测试端用于接入测试装置，多个所述测试端电连接于所述信号测试线路上；
[0009]所述信号测试线路包括第一并联安装位、第二并联安装位、多个选通安装位、串联安装位、第一信号线、多条第二信号线和第三信号线；所述第一信号线的第一端、所述第一并联安装位的第一端分别与所述信号接入端电连接，所述第一信号线的第二端与多个所述选通安装位的第一端连接，多个所述选通安装位的第二端分别与多个所述第二信号线的第一端一一对应连接，多个所述第二信号线的第二端均与所述串联安装位的第一端连接，所述第三信号线的第一端与所述串联安装位的第二端连接，所述第三信号线的第二端与所述信号输出端连接，所述第一并联安装位的第二端和所述第二并联安装位的第二端均接地；
[0010]其中，所述第一并联安装位、所述第二并联安装位、所述串联安装位均用于接入连接元件；多条第二信号线长度各不相同，多个选通安装位用于在接入一连接元件时选择所述测试信号通过的第二信号线。
[0011]可选的，多个所述测试端包括第一测试端和第二测试端，所述第一测试端与所述信号接入端电连接，所述第二测试端与所述信号输出端连接。
[0012]可选的，所述电控板上设置有差分信号测试区，所述差分信号测试区内设置有多
条完全相同的所述信号测试线路。
[0013]可选的，所述电控板具有第一布线层和第二布线层，所述电控板的第一布线层上设置有第一高速信号测试区，所述电控板的第一高速信号测试区的周边设置有接地覆铜，所述第一高速信号测试区内设置有所述信号测试线路；所述电控板的第二布线层相对于所述第一高速信号测试区设置有接地覆铜；
[0014]其中，所述第一高速信号测试区内的信号测试线路中的第一信号线、多个第二信号线和第三信号线均为微带线。
[0015]可选的，所述电控板为多层板，所述电控板还具有板间布线层；
[0016]所述电控板的第一布线层上还设置有第二高速信号测试区，所述第二高速信号测试区内设置有所述信号测试线路；所述电控板的第二布线层相对于所述第二高速信号测试区设置有接地覆铜；
[0017]其中，所述第二高速信号测试区内设置有接地覆铜；
[0018]所述第二高速信号测试区内的信号测试线路中的第一并联安装位、第二并联安装位、串联安装位，多个选通安装位均设置于所述电控板的第一布线层；
[0019]所述第二高速信号测试区内的信号测试线路中的第一信号线、多条第二信号线和第三信号线均为带状线且均设置于所述板间布线层。
[0020]可选的，所述第一高速信号测试区的信号测试线路数量为多条，多条所述第一高速信号测试区的信号测试线路完全相同；
[0021]所述第二高速信号测试区的信号测试线路数量为多条，多条所述第二高速信号测试区的信号测试线路完全相同。
[0022]可选的，所述第一信号线、所述第二信号线和所述第三信号线的走线类型不同。
[0023]可选的，所述第一信号线、所述第二信号线和所述第三信号线的线宽不同。
[0024]本专利技术提供了一种芯片性能测试治具，芯片性能测试治具包括电控板、信号输入端、信号输出端、多个测试端。其中，电控板上设置有信号测试线路，包括第一并联安装位、第二并联安装位、多个选通安装位、串联安装位、第一信号线、多条第二信号线和第三信号线。信号输入端用于与芯片的引脚连接并接入芯片输出的测试信号，信号输出端用于与接入接口，测试端用于接入测试装置，第一并联安装位、第二并联安装位、串联安装位均用于接入连接元件；多条第二信号线长度各不相同，多个选通安装位用于在接入一连接元件时选择测试信号通过的第二信号线。如此，研发测试人员便能够在项目研发中，通过在安装位上设置不同的连接元件，以提前预估模拟不同芯片输出的信号在实际项目中的信号性能，以为PCB Layout的绘制提供设计参考，从而降低实际项目中的设计风险，减少重复打板次数，更进一步的提高了电路板布线的研发测试效率，缩短研发设计周期，降低研发成本。同时，还能够对新购入的芯片的性能进行测试，降低芯片选型失误率。
附图说明
[0025]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
[0026]图1为本专利技术芯片性能测试治具一实施例的结构示意图；
[0027]图2为本专利技术芯片性能测试治具另一实施例的结构示意图；
[0028]图3为本专利技术芯片性能测试治具又一实施例的结构示意图；
[0029]图4为本专利技术芯片性能测试治具又一实施例的结构示意图；
[0030]图5为本专利技术芯片性能测试治具再一实施例的结构示意图；
[0031]图6为本专利技术芯片性能测试治具另一实施例的结构示意图；
[0032]图7为本专利技术芯片性能测试治具又一实施例的结构示意图；
[0033]图8为本专利技术芯片性能测试治具再一实施例的结构示意图；
[0034]图9为本专利技术芯片性能测试治具一实施例的具体电路结构示意图。
[0035]附图标号说明：
[0036]标号名称标号名称10电控板11第一并联安装位12第二并联安装位13选通安装位14串联安装位15第一信号线16第二信号线17第三信号线20信号输入端30信号输出端41第一测试端42第二测试端40测试端
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[0037]本专利技术目的实现、功能特本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片性能测试治具，其特征在于，所述芯片性能测试治具包括：电控板，所述电控板上设置有信号测试线路；信号输入端，所述信号输入端设置于所述电控板上，所述信号输入端用于与芯片的引脚连接并接入芯片输出的测试信号；信号输出端，所述信号输出端设置于所述电控板上，所述信号输出端用于与接入接口；多个测试端；所述测试端用于接入测试装置，多个所述测试端电连接于所述信号测试线路上；所述信号测试线路包括第一并联安装位、第二并联安装位、多个选通安装位、串联安装位、第一信号线、多条第二信号线和第三信号线；所述第一信号线的第一端、所述第一并联安装位的第一端分别与所述信号接入端电连接，所述第一信号线的第二端与多个所述选通安装位的第一端连接，多个所述选通安装位的第二端分别与多个所述第二信号线的第一端一一对应连接，多个所述第二信号线的第二端均与所述串联安装位的第一端连接，所述第三信号线的第一端与所述串联安装位的第二端连接，所述第三信号线的第二端与所述信号输出端连接，所述第一并联安装位的第二端和所述第二并联安装位的第二端均接地；其中，所述第一并联安装位、所述第二并联安装位、所述串联安装位均用于接入连接元件；多条第二信号线长度各不相同，多个选通安装位用于在接入一连接元件时选择所述测试信号通过的第二信号线。2.如权利要求1所述的芯片性能测试治具，其特征在于，多个所述测试端包括第一测试端和第二测试端，所述第一测试端与所述信号接入端电连接，所述第二测试端与所述信号输出端连接。3.如权利要求2所述的芯片性能测试治具，其特征在于，所述电控板上设置有差分信号测试区，所述差分信号测试区内设置有多条完全相同的所述信号测试线路。4.如权利要求2所述的芯片性能...

【专利技术属性】
技术研发人员：林江，
申请(专利权)人：深圳宝新创科技股份有限公司，
类型：发明
国别省市：