电路、芯片和电子设备制造技术

本申请提供一种电路、芯片和电子设备，该电路包括第一处理器和与该第一处理器相连的第一处理模块，该第一处理模块包括与第一存储器相连的第二处理器，该第二处理器对该第一存储器执行读写操作产生的传输时延小于该第一处理器与该第一处理模块间通信产生的传输时延。由于该第二处理器对该第一存储器执行读写操作产生的传输时延小于该第一处理器与该第一处理模块间通信产生的传输时延，那么可以减少数据在总线中的传输时延的代价。少数据在总线中的传输时延的代价。少数据在总线中的传输时延的代价。

【技术实现步骤摘要】
电路、芯片和电子设备
[0001]本申请要求于2020年9月30日提交中国专利局、申请号为202011060780.0、申请名称为“处理器架构、设备和方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。


[0002]本申请涉及芯片
，更具体地，涉及电路、芯片和电子设备。

技术介绍

[0003]当前的高速网络芯片中的处理器一般采用流水线方式设置。一个报文进入芯片后，会为这个报文生成一份程序状态(program state，PS)来保存这个报文转发过程中的上下文信息。流水线上的处理器对报文进行处理，并将处理结果保存到PS中再送往下一个处理器。目前芯片中处理器与保存PS的存储器之间的设计不合理，会导致读写PS所产生的时延较高。

技术实现思路

[0004]本申请提供一种电路、芯片和电子设备，能够降低传输时延。
[0005]第一方面，本申请实施例提供一种电路。该电路包括第一处理器和与该第一处理器相连的第一处理模块，该第一处理模块包括与第一存储器相连的第二处理器，该第二处理器对该第一存储器执行读写操作产生的传输时延小于该第一处理器与该第一处理模块间通信产生的传输时延。由于该第二处理器对该第一存储器执行读写操作产生的传输时延小于该第一处理器与该第一处理模块间通信产生的传输时延，那么可以减少数据在总线中的传输时延的代价。
[0006]结合第一方面，在一种可能的实现方式，该第二处理器对该第一存储器执行读写操作产生的传输时延小于或等于该第一处理器与该第一处理模块间通信产生的传输时延的1/10。
[0007]结合第一方面，在一种可能的实现方式，该第二处理器为多核处理器，该第二处理器对该第一存储器执行读写操作产生的传输时延为该第二处理器包括的多核处理器中的任一核处理器对该第一存储器执行读写操作产生的传输时延。
[0008]结合第一方面，在一种可能的实现方式，该第二处理器为多核处理器，
[0009]该第二处理器对该第一存储器执行读写操作产生的传输时延为该第二处理器包括的多核处理器中的任一核处理器对该第一存储器执行读写操作产生的传输时延。
[0010]结合第一方面，在一种可能的实现方式，该第一处理器通过第一总线与该第一处理模块相连，该第二处理器通过第二总线与该第一存储器相连，其中，该第二总线的总线位宽大于该第一总线的总线位宽，和/或，该第二总线的长度小于该第一总线的长度。由于第二总线的长度小于第一总线的长度，可以缩小电路的面积。
[0011]结合第一方面，在一种可能的实现方式，该第二总线的长度可以小于或等于第一
总线的长度的1/10。上述技术方案可以更进一步缩小电路的面积。
[0012]结合第一方面，在一种可能的实现方式，该第一处理模块还包括与第二存储器相连的第三处理器，该第三处理器对该第二存储器执行读写操作产生的传输时延小于该第一处理器与该第一处理模块通信产生的传输时延。
[0013]结合第一方面，在一种可能的实现方式，第一处理器通过第一总线与该第一处理模块相连，该第二处理器通过第二总线与该第一存储器相连，该第三处理器通过第三总线与该第二存储器相连，该第二总线的总线位宽与该第三总线的总线宽度之和大于该第一总线的总线位宽。
[0014]结合第一方面，在一种可能的实现方式，该第一处理模块还包括与该第一存储器相连的第三处理器，该第三处理器与该第一存储器执行读写操作产生的传输时延小于该第一处理器与该第一处理模块间通信产生的传输时延。
[0015]结合第一方面，在一种可能的实现方式，第一处理器通过第一总线与该第一处理模块相连，该第二处理器通过第二总线与该第一存储器相连，该第三处理器通过第三总线与该第一存储器相连，该第二总线的总线位宽与该第三总线的总线宽度之和大于该第一总线的总线位宽。
[0016]结合第一方面，在一种可能的实现方式，该第二处理器和该第三处理器属于流水线pipeline处理器。
[0017]结合第一方面，在一种可能的实现方式，该电路还包括第四处理器和与该第四处理器相连的第二处理模块，该第二处理模块包括与M个存储器相连的N个第五处理器，该N和M均为大于或等于1的整数，任一第五处理器对与其相连的存储器执行读写操作产生的传输时延小于该第四处理器与该第二处理模块通信产生的传输时延。
[0018]结合第一方面，在一种可能的实现方式，该第二处理器通过第四总线与该第三处理器相连，该第四处理器通过第五总线与该第一处理器相连，该第四总线的总线位宽小于该第五总线的总线位宽。
[0019]结合第一方面，在一种可能的实现方式，该第四处理器包括的处理器核数大于或等于该第一处理器包括的处理器核数。。
[0020]结合第一方面，在一种可能的实现方式，该第四处理器和该第一处理器属于pipeline处理器。
[0021]结合第一方面，在一种可能的实现方式中，该第一处理模块还包括该第一存储器。
[0022]第二方面，本本申请实施例还提供一种芯片，该芯片包括如第一方面或第一方面任一种可能的实现方式的电路。
[0023]第三方面，本申请实施例还提供一种电子设备，该电子设备包括本申请实施例提供的芯片，该电子设备还包括接收器和发送器。该接收器，用于接收报文并将报文发送至该芯片。该芯片，用于处理该报文。该发送器，用于获取该芯片处理后的报文，并将该处理后的报文发送至另一电子设备。该电子设备可以是交换机、路由器或者其他任何能够设置有上述芯片的电子设备。
[0024]第四方面，本申请实施例还提供一种处理方法，该方法包括：第一处理器接收到第一报文，所述第一报文包括流标识信息；所述第一处理器根据所述流标识信息，确定第一处理模块，所述第一处理模块与所述流标识信息对应；所述第一处理器向所述第一处理模块
发送所述第一报文。
[0025]上述方法中，第一处理器根据报文中携带的流标识信息，将需要第一处理模块进行处理的报文发送至第一处理模块，由第一处理模块中的处理器进行相应的处理。由于第一处理模块相对于第一处理器更靠近存储器，有助于降低传输时延。
[0026]可选地，所述方法还包括：所述第一处理器接收来自所述第一处理模块的第二报文，所述第二报文是所述第一处理模块根据所述流标识信息进行处理后的报文，所述第二报文包括所述流标识信息。
[0027]可选地，所述方法还包括：所述第一处理器向下一处理器发送所述第二报文，所述下一处理器为所述第一处理器在其所属流水线上的下一跳。
[0028]第五方面，本申请实施例还提供一种处理方法，所述方法包括：第一处理模块中的第二处理器接收来自第一处理器的第一报文，所述第一报文包括流标识信息；所述第二处理器根据所述流标识信息，从与第二处理器对应的存储器获取用于对所述第一报文进行处理的参数；所述第二处理器根据所述参数对所述第一报文进行处理，并向第一处理模块中的第三处理器发送处理后的第一报文，所述处理后的第一报文包括所述流标识信息；所述第一处理模块中的第三处理器根据所述流标本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路，其特征在于，所述电路包括第一处理器和与所述第一处理器相连的第一处理模块，所述第一处理模块包括与第一存储器相连的第二处理器，所述第二处理器对所述第一存储器执行读写操作产生的传输时延小于所述第一处理器与所述第一处理模块间通信产生的传输时延。2.根据权利要求1所述的电路，其特征在于，所述第二处理器为多核处理器，所述第二处理器对所述第一存储器执行读写操作产生的传输时延为所述第二处理器包括的多核处理器中的任一核处理器对所述第一存储器执行读写操作产生的传输时延。3.根据权利要求1或2所述的电路，其特征在于，所述第一处理器通过第一总线与所述第一处理模块相连，所述第二处理器通过第二总线与所述第一存储器相连，其中，所述第二总线的总线位宽大于所述第一总线的总线位宽，和/或，所述第二总线的长度小于所述第一总线的长度。4.根据权利要求1或2所述的电路，其特征在于，所述第一处理模块还包括与第二存储器相连的第三处理器，所述第三处理器对所述第二存储器执行读写操作产生的传输时延小于所述第一处理器与所述第一处理模块通信产生的传输时延。5.根据权利要求4所述的电路，其特征在于，所述第一处理器通过第一总线与所述第一处理模块相连，所述第二处理器通过第二总线与所述第一存储器相连，所述第三处理器通过第三总线与所述第二存储器相连，所述第二总线的总线位宽与所述第三总线的总线宽度之和大于所述第一总线的总线位宽。6.根据权利要求1或2所述的电路，其特征在于，所述第一处理模块还包括与所述第一存储器相连的第三处理器，所述第三处理器与所述第一存储器执行读写操作产生的传输时延小于所述第一处理器与所述第一处理模块间通信产生的传输时延。7.根据权利要求6所述的电路，其特征在于，所述第一处理器通过第一总线与所述第一处理模块相连，所述第二处理器通过第二总线与所述第一存储器相连，所述第三处理器通过第三总线与所述第一存储器相连，所述第二总线的总线位宽与所述第三总线的总线宽度之和大于所述第一总线的总线位宽。8.根据权利要求4至7任一所述的电路，其特征...

【专利技术属性】
技术研发人员：田太徐，韩冰，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：