时序修复方法、装置、存储介质及电子设备制造方法及图纸

本申请公开了一种时序修复方法、装置、存储介质及电子设备。该时序修复方法包括：当第一模块中的第一时序逻辑器件至第二模块中的第二时序逻辑器件的第一时序路径存在时序违反时，在该第一模块中确定出第三时序逻辑器件，该第一模块和该第二模块为镜像对称摆放的复用模块，该第二时序逻辑器件和该第三时序逻辑器件为镜像对称摆放关系；构建该第一时序逻辑器件至该第三时序逻辑器件的第二时序路径；根据对该第二时序路径的时序优化，对该第一时序路径进行时序修复。本申请可以对模块间接口的时序违反问题进行修复。的时序违反问题进行修复。的时序违反问题进行修复。

【技术实现步骤摘要】
时序修复方法、装置、存储介质及电子设备


[0001]本申请属于芯片设计领域，尤其涉及一种时序修复方法、装置、存储介质及电子设备。

技术介绍

[0002]在IC芯片(Integrated Circuit Chip)的物理设计过程中，因为整个设计规模太大，所以通常会将整个设计分成一个个的模块来做，包括基本逻辑单元器件摆放和绕线等。在IC芯片的设计过程中需要对模块间接口的时序进行优化。然而，相关技术中无法对模块间接口的时序违反问题进行有效修复。

技术实现思路

[0003]本申请实施例提供一种时序修复方法、装置、存储介质及电子设备，可以对模块间接口的时序违反问题进行修复。
[0004]第一方面，本申请实施例提供一种时序修复方法，包括：
[0005]当第一模块中的第一时序逻辑器件至第二模块中的第二时序逻辑器件的第一时序路径存在时序违反时，在所述第一模块中确定出第三时序逻辑器件，所述第一模块和所述第二模块为镜像对称摆放的复用模块，所述第二时序逻辑器件和所述第三时序逻辑器件为镜像对称摆放关系；
[0006]构建所述第一时序逻辑器件至所述第三时序逻辑器件的第二时序路径；
[0007]根据对所述第二时序路径的时序优化，对所述第一时序路径进行时序修复。
[0008]第二方面，本申请实施例提供一种时序修复装置，包括：
[0009]确定模块，用于当第一模块中的第一时序逻辑器件至第二模块中的第二时序逻辑器件的第一时序路径存在时序违反时，在所述第一模块中确定出第三时序逻辑器件，所述第一模块和所述第二模块为镜像对称摆放的复用模块，所述第二时序逻辑器件和所述第三时序逻辑器件为镜像对称摆放关系；
[0010]构建模块，用于构建所述第一时序逻辑器件至所述第三时序逻辑器件的第二时序路径；
[0011]修复模块，用于根据对所述第二时序路径的时序优化，对所述第一时序路径进行时序修复。
[0012]第三方面，本申请实施例提供一种存储介质，其上存储有计算机程序，当所述计算机程序在计算机上执行时，使得所述计算机执行本申请实施例提供的时序修复方法中的流程。
[0013]第四方面，本申请实施例还提供一种电子设备，包括存储器，处理器，所述处理器通过调用所述存储器中存储的计算机程序，用于执行本申请实施例提供的时序修复方法中的流程。
[0014]本申请实施例中，当第一模块中的第一时序逻辑器件至第二模块中的第二时序逻
辑器件的第一时序路径存在时序违反时，电子设备中的EDA工具软件可以在该第一模块中确定出第三时序逻辑器件，其中该第一模块和该第二模块为镜像对称摆放的复用模块，该第二时序逻辑器件和该第三时序逻辑器件为镜像对称摆放关系。之后，电子设备中的EDA工具软件可以构建第一时序逻辑器件至第三时序逻辑器件的第二时序路径，并根据对第二时序路径的优化来对第一时序路径进行时序修复。由于第二时序逻辑器件和第三时序逻辑器件为镜像对称摆放的关系，因此第二时序路径和第一时序路径的长度差异非常小。基于此，本申请实施例可以将模块间接口时序路径(即第一时序路径)的时序问题转化为模块内部时序路径(即第二时序路径)的时序问题。又因为EDA工具软件可以对模块内部的时序路径进行优化，所以本申请实施例可以通过对第二时序路径的时序优化来实现对第一时序路径的时序修复。即，本申请实施例可以实现对模块间接口的时序违反问题进行修复。
附图说明
[0015]下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其有益效果显而易见。
[0016]图1是本申请实施例提供的时序修复方法的流程示意图。
[0017]图2是复用模块的结构示意图。
[0018]图3是本申请实施例提供的第一模块和第二模块的结构示意图。
[0019]图4是本申请实施例提供的时序修复方法的另一流程示意图。
[0020]图5是本申请实施例提供的第二时序路径的示意图。
[0021]图6是本申请实施例提供的时序修复装置的结构示意图。
[0022]图7是本申请实施例提供的电子设备的结构示意图。
[0023]图8是本申请实施例提供的电子设备的另一结构示意图。
具体实施方式
[0024]请参照图示，其中相同的组件符号代表相同的组件，本申请的原理是以实施在一适当的运算环境中来举例说明。以下的说明是基于所例示的本申请具体实施例，其不应被视为限制本申请未在此详述的其它具体实施例。
[0025]可以理解的是，本申请实施例的执行主体可以是诸如智能手机或平板电脑等的电子设备。
[0026]请参阅图1，图1是本申请实施例提供的时序修复方法的流程示意图，流程可以包括：
[0027]101、当第一模块中的第一时序逻辑器件至第二模块中的第二时序逻辑器件的第一时序路径存在时序违反时，在该第一模块中确定出第三时序逻辑器件，该第一模块和该第二模块为镜像对称摆放的复用模块，该第二时序逻辑器件和该第三时序逻辑器件为镜像对称摆放关系。
[0028]在IC芯片(Integrated Circuit Chip)的物理设计过程中，因为整个设计规模太大，所以通常会将整个设计分成一个个的模块来做，包括基本逻辑单元器件摆放和绕线等。在IC芯片的设计过程中需要对模块间接口的时序进行优化。然而，相关技术中无法对模块间接口的时序违反问题进行修复。
[0029]比如，在IC芯片设计中通常包含大量复用模块，如多核心处理器(Multi-core CPU)设计。比如，模块A和模块B为复用模块，也即模块A和模块B的内部逻辑是完全一样的，模块A和模块B在物理上是完全重复的。在这种芯片的物理设计中，为方便数据在CPU间传输，通常对各模块采用对称摆放的设计方案，如图2所示。在这种物理设计中，模块与模块之间无逻辑，仅保留窄通道(channel)用于模块间数据连线。而这样的数据连线可能有成千上万条。当模块间接口出现时序违反的问题时，EDA(Electronic Design Automation，电子设计自动化)工具软件无法对该时序违反的问题进行修复。
[0030]需要说明的是，时序违反是指比如在芯片设计阶段，为从某一时序逻辑器件至另一时序逻辑器件的时序路径设计的时序约束条件对应的时长为1纳秒，但是在设计完成后如果检测到从该某一时序逻辑器件至该另一时序逻辑器件的时序路径实际所需的时长超过了1纳秒，那么就认为这条时序路径存在时序违反的问题。
[0031]在本申请实施例中，比如，在第一模块中的第一时序逻辑器件至第二模块中的第二时序逻辑器件的第一时序路径存在时序违反问题的情况下，电子设备中的EDA工具软件可以在该第一模块中确定出第三时序逻辑器件。其中，该第一模块和该第二模块为镜像对称摆放的复用模块，该第二时序逻辑器件和该第三时序逻辑器件为镜像对称摆放关系。
[0032]需要说明的是，在本申请实施例中，时序逻辑器件可以是寄存器(flip-flop)等器件。
[0033]比如，如图3所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时序修复方法，其特征在于，包括：当第一模块中的第一时序逻辑器件至第二模块中的第二时序逻辑器件的第一时序路径存在时序违反时，在所述第一模块中确定出第三时序逻辑器件，所述第一模块和所述第二模块为镜像对称摆放的复用模块，所述第二时序逻辑器件和所述第三时序逻辑器件为镜像对称摆放关系；构建所述第一时序逻辑器件至所述第三时序逻辑器件的第二时序路径；根据对所述第二时序路径的时序优化，对所述第一时序路径进行时序修复。2.根据权利要求1所述的时序修复方法，其特征在于，所述构建所述第一时序逻辑器件至所述第三时序逻辑器件的第二时序路径，包括：在所述第一模块中确定出与所述第一时序逻辑器件对应的第一接口以及与所述第三时序逻辑器件对应的第二接口；在所述第一模块中确定出第一位置和第二位置，所述第一位置位于所述第一时序路径上，所述第二位置位于所述第三时序逻辑器件所在的时序路径上，且所述第一位置与所述第一接口之间的第一距离以及所述第二位置与所述第二接口之间的第二距离均小于预设距离阈值；连接所述第一位置和所述第二位置，以构建所述第一时序逻辑器件至所述第三时序逻辑器件的第二时序路径。3.根据权利要求2所述的时序修复方法，其特征在于，在确定出第一位置和第二位置之后，还包括：在所述第一位置上设置第一缓冲器件，并在所述第二位置上设置第二缓冲器件；所述连接所述第一位置和所述第二位置，包括：连接所述第一缓冲器件和所述第二缓冲器件。4.根据权利要求3所述的时序修复方法，其特征在于，所述第一时序路径的时序约束条件对应的时长为第一时长；所述根据对所述第二时序路径的时序优化，对所述第一时序路径进行时序修复，包括：无效所述第一时序路径以及第三时序路径，所述第三时序路径为第四时序逻辑器件至所述第三时序逻辑器件的时序路径，所述第四时序逻辑器件和所述第一时序逻辑器件为镜像对称摆放关系；对所述第二时序路径进行时序优化，其中，为所述第二时序路径设置的时序约束条件对应的时长为第二时长，所述第二时长小于所述第一时长；在所述第二时序路径的时序优化完成后，无效所述第二时序路径，并使能所述第一时序路径。5.根据权利要求4所述的时序修复方法，其特征在于，所述无效所述第一时序路径以及第三时序路径，包括：无效所述第一缓冲器件与所述第一接口之间的路径，并无效所述第二缓冲器...

【专利技术属性】
技术研发人员：刘君，
申请(专利权)人：OPPO广东移动通信有限公司，
类型：发明
国别省市：