在超导电路设计中确定关键定时路径制造技术

提供了一种用于确定包括约瑟夫森结的超导电路设计中的关键定时路径的系统和方法。一种示例方法包括提供关于的至少一个逻辑门的多个源端子的定时信息，该至少一个逻辑门的多个源端子与至少一个逻辑门的第一汇端子耦合。该方法还包括使用处理器，基于被指派给至少一个逻辑门的第一相位，鉴于定时信息来确定在预定的到达时间范围内第一汇端子是否由单通量量子SFQ脉冲可抵达。量子SFQ脉冲可抵达。量子SFQ脉冲可抵达。

【技术实现步骤摘要】
【国外来华专利技术】在超导电路设计中确定关键定时路径

技术介绍

[0001]在诸如数字处理器的电子设备中使用的基于半导体的集成电路包括基于互补金属氧化物半导体(CMOS)技术的数字电路。然而，CMOS技术在器件尺寸方面正达到其极限。另外，基于CMOS技术的数字电路在高时钟速度的功耗越来越成为高性能数字电路和系统的限制因素。作为示例，数据中心中的服务器消耗越来越大量的功率。即使在CMOS电路处于非活动状态时，功率消耗也部分是能量耗散造成的功率损耗的结果。这是因为，即使当这种电路处于非活动状态并且不消耗任何动态功率时，由于需要维持CMOS晶体管的状态，它们仍会消耗功率。
[0002]基于CMOS技术使用处理器和有关组件的另一种方法是使用基于超导逻辑的组件和设备。基于超导逻辑的电路也可以被用来处理诸如量子位的量子信息。许多超导逻辑电路包括约瑟夫森结(Josephson junction)，其可以使用高速时钟或微波信号而被控制。这样的电路可以包括有源传输元件，有源传输元件会使正确定时(timing)设计的创建复杂化。

技术实现思路

[0003]在一个方面，本公开涉及一种由处理器实现的用于在超导电路设计中确定关键定时路径的方法，其中超导电路设计包括至少一个逻辑门，该至少一个逻辑门包括至少一个约瑟夫森结，并且其中至少一个逻辑门具有被指派的第一相位，该第一相位与用于对至少一个逻辑门进行计时(clocking)的时钟信号相关联。该方法可以包括：提供关于至少一个逻辑门的多个源端子的定时信息，该多个源端子与至少一个逻辑门的第一汇端子耦合。该方法还可以包括：使用处理器，基于被指派给至少一个逻辑门的第一相位，鉴于定时信息，确定在预定的到达时间范围内第一汇端子的是否由单通量量子(SFQ)脉冲可抵达。
[0004]在另一方面，本公开涉及一种由处理器实现的用于在超导电路设计中确定关键定时路径的方法，其中超导电路设计包括多个逻辑门，并且其中多个逻辑门中的每个逻辑门包括至少一个约瑟夫森结。该方法可以包括提供关于与多个逻辑门相关联的多个源端子的定时信息。该方法还可以包括接收从与目标逻辑门相关联的多个汇端子之中对第一汇端子的选择，该目标逻辑门是从多个逻辑门中被选择的。该方法还可以包括接收对目标逻辑门的相位的指派。该方法还可以包括针对多个汇端子中的每个汇端子：使用处理器，确定在预定的到达时间范围内多个汇端子中的每个汇端子是否由相应的单通量量子(SFQ)脉冲可抵达，以及如果在预定的到达时间范围内第一汇端子不可抵达，则在与目标逻辑门相关联的源端子与被确定在预定的到达时间范围内不可抵达的第一汇端子之间插入约瑟夫森传输线(JTL)，以及在确定第一汇端子在JTL的插入之后、在预定的到达时间范围内可抵达后，从被认为与关键定时路径相关联的多个汇端子之中移除第一汇端子。
[0005]在又一方面，本公开涉及一种被配置为在超导电路设计中确定关键定时路径的系统，其中超导电路设计包括至少一个逻辑门，至少一个逻辑门包括至少一个约瑟夫森结，并且其中至少一个逻辑门具有被指派的第一相位，该第一相位与用于对至少一个逻辑门进行
计时的时钟信号相关联。该系统可以包括第一子系统，第一子系统被配置为提供关于至少一个逻辑门的多个源端子的定时信息，该多个源端子与至少一个逻辑门的第一汇端子耦合。该系统还可以包括第二子系统，第二子系统包括处理器，被配置为：基于被指派给至少一个逻辑门的第一相位，鉴于定时信息，确定在预定的到达时间范围内第一汇端子是否由单通量量子(SFQ)脉冲可抵达。
[0006]在另一方面，本公开涉及一种由处理器实现的用于在超导电路设计中确定定时路径和调和拓扑的方法，其中超导电路设计包括第一定时路径，第一定时路径包括第一组定时引脚，并且其中第一组定时引脚的第一子集与包括第一定时端点和第二定时端点的第一定时约束群组相关联。该方法可以包括使用处理器来处理第一定时约束群组，以将第一合法开始时间指派给第一定时端点以及将第二合法开始时间指派给第二定时端点。该方法还可以包括在定时路径上插入第一影子元件，第一影子元件表示第一物理连接的组件，其中第一影子元件在第一定时端点之前或在第二定时端点之后。该方法还可以包括解决由于在定时路径上插入第一影子元件而引起的对第一合法开始时间或第二合法开始时间的任何改变。
[0007]在又一方面，本公开涉及由处理器实现的用于在超导电路设计中确定定时路径和调和拓扑的方法，其中超导电路设计包括第一定时路径，第一定时路径包括与第一电路组件相关联的第一定时端点和与第二电路组件相关联的第二定时端点，并且其中第一电路组件和第二电路组件中的每个电路组件都包括约瑟夫森结，并且其中第一电路组件被指派第一相位并且第二电路组件被指派第二相位。该方法可以包括使用处理器来确定定时路径上的第一定时端点的第一合法开始时间、以及确定定时路径上的第二定时端点的第二合法开始时间。该方法还可以包括在定时路径上插入第一影子元件，第一影子元件表示第一物理连接的组件，其中第一影子元件在定时路径上在第一电路组件之前。该方法还可以包括在定时路径上插入第二影子元件，第二影子元件表示第二物理连接的组件，其中第二影子元件在定时路径上在第二电路组件之后。该方法还可以包括解决由于在定时路径上插入第一影子元件和第二影子元件而引起的对第一合法开始时间和第二合法开始时间的任何改变。
[0008]在又一方面，本公开涉及一种被配置为在超导电路设计中确定定时路径和调和拓扑的系统，其中超导电路设计包括第一定时路径，第一定时路径包括与第一电路组件相关联的第一定时端点以及与第二电路组件相关联的第二定时端点，并且其中第一电路组件和第二电路组件中的每个电路元件都包括约瑟夫森结，并且其中第一电路组件被指派第一相位并且第二电路组件被指派第二相位。该系统可以包括处理器和包括指令的存储器。该指令可以被配置为：(1)确定定时路径上的第一定时端点的第一合法开始时间以及确定定时路径上的第二定时端点的第二合法开始时间，(2)在定时路径上插入第一影子元件，第一影子元件表示第一物理连接的组件，其中第一影子元件在定时路径上在第一电路组件之前，(3)在定时路径上插入第二影子元件，第二影子元件表示第二物理连接的组件，其中第二影子元件在定时路径上在第二电路组件之后，并且(4)解决由于在定时路径上插入第一影子元件和第二影子元件而引起的对第一合法开始时间和第二合法开始时间的任何改变。
[0009]本
技术实现思路
被提供来以简化的形式介绍在以下具体实施方式中进一步描述的一系列概念。本
技术实现思路
不旨在识别要求保护的主题的关键特征或必要特征，也不旨在被用于限制要求保护的主题的范围。
附图说明
[0010]本公开以示例的方式图示并且不受附图限制，其中相同的附图标记指示相似的元件。附图中的元件是为了简单和清楚而图示的并且不一定按比例绘制。
[0011]图1是根据一个示例的系统环境的框图；
[0012]图2是根据一个示例的对象模型的框图；
[0013]图3示出根据一个示例的包括定时组件及其与对象模型的关系的图解；
[0014]图4示出根据一个示例的计算平台本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于在超导电路设计中确定关键定时路径的方法，所述方法由处理器实现，其中所述超导电路设计包括至少一个逻辑门，所述至少一个逻辑门包括至少一个约瑟夫森结，并且其中所述至少一个逻辑门具有被指派的第一相位，所述第一相位与用于对所述至少一个逻辑门进行计时的时钟信号相关联，所述方法包括：提供关于所述至少一个逻辑门的多个源端子的定时信息，所述至少一个逻辑门的多个源端子与所述至少一个逻辑门的第一汇端子耦合；以及使用所述处理器，基于被指派给所述至少一个逻辑门的所述第一相位，鉴于所述定时信息，确定在预定的到达时间范围内所述第一汇端子是否由单通量量子(SFQ)脉冲可抵达。2.根据权利要求1所述的方法，其中所述方法还包括：如果在所述预定的到达时间范围内所述第一汇端子由所述SFQ脉冲不可抵达，则在所述多个源端子中的至少一个源端子与所述第一汇端子之间插入约瑟夫森传输线(JTL)元件。3.根据权利要求2所述的方法，还包括：确定所述第一汇端子在所述JTL元件的所述插入之后、在所述预定的到达时间范围内是否由所述SFQ脉冲可抵达。4.根据权利要求3所述的方法，还包括：在确定所述第一汇端子在所述JTL元件的所述插入之后、在所述预定的到达时间范围内由所述SFQ脉冲可抵达后，从与所述至少一个逻辑门相关联的、被认为与所述关键定时路径相关联的多个汇端子之中移除所述第一汇端子。5.根据权利要求1所述的方法，还包括：基于预定行为，从与所述至少一个逻辑门相关联的多个汇端子之中选择所述第一汇端子。6.根据权利要求5所述的方法，其中基于所述预定行为选择所述第一汇端子包括：选择具有与所述多个汇端子相关联的相应SFQ脉冲的最大上升时间值中的最小值的汇端子作为所述第一汇端子。7.根据权利要求1所述的方法，还包括：在所述确定步骤之前，通过向所述第一相位添加相位偏移，将第二相位指派给所述至少一个逻辑门。8.根据权利要求1所述的方法，其中所述定时信息是经由定时库被提供的，所述定时库至少包括定时约束和受允许的信号类型，其中所述受允许的信号类型是从包括信号的行波流水线逻辑类型或信号的相位模式逻辑类型的信号的群组中被选择的。9.一种用于在超导电路设计中确定关键定时路径的方法，所述方法由处理器实现，其中所述超导电路设计包括多个逻辑门，并且其中所述多个逻辑门中的每个逻辑门包括至少一个约瑟夫森结，所述方法包括：提供关于与所述多个逻辑门相关联的多个源端子的定时信息；接收从与目标逻辑门相关联的多个汇端子之中对...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：微软技术许可有限责任公司，
类型：发明
国别省市：