分布式静态时序分析制造技术

本公开涉及使用基于结构的自对齐并行分区的存储高效可扩展分布式静态时序分析。一种方法包括：从电路设计的文件中提取与约束相关联的信息和时钟信息；基于针对电路设计的两个或更多个切分中的切分提取出的信息，确定拓扑锥；基于所述拓扑锥，对所述两个或更多个切分中的切分执行时序分析。所述拓扑锥包括与电路设计的两个或更多个切分中的切分相关联的对象。象。象。

【技术实现步骤摘要】
分布式静态时序分析
[0001]相关申请的交叉引用
[0002]本申请根据35U.S.C.于2020年7月24日提交的美国临时专利申请第63/056112号第119(e)条，出于所有目的，通过引用将其全部并入本文。


[0003]本公开涉及分布式静态时序分析。具体地，本公开涉及使用基于结构的自对齐并行切分的存储高效可扩展分布式静态时序分析。

技术介绍

[0004]静态时序分析(STA，static timing analysis)是在不执行仿真的情况下估计电路的预期时序的方法。在STA中，时序分析可以以独立于输入的方式进行，以确定设计中电路在所有可能的输入组合上的最坏情况延迟。除非STA结果如所期望的那样，否则用户不可以继续设计流程中的后续步骤。随着集成电路的复杂度和尺寸的日益增加，对设计执行STA既耗时又耗费资源。例如，对于拥有数十亿逻辑门的大型人工智能(AI，artificial intelligence)芯片，完成STA可能需要数天时间和具有大量物理存储的服务器。因此，在许多情况下，STA工具会越来越成为设计流程的主要瓶颈。

技术实现思路

[0005]在一个方面，提供了一种用于静态时序分析的方法。该方法包括：从电路设计的文件中提取与约束相关联的信息和时钟信息；基于针对电路设计的两个或更多个切分中的切分提取出的信息，确定拓扑锥；基于拓扑锥，对所述两个或更多个切分中的切分执行时序分析。拓扑锥包括与电路设计的两个或更多个切分中的切分相关联的对象。
[0006]在一个方面，提供了一种用于静态时序分析的系统。该系统包括：存储器，其存储指令；处理器，其与所述存储器耦合，并用于运行指令。指令在运行时使处理器：从电路设计的文件中提取与约束相关联的信息和时钟信息；基于针对电路设计的两个或更多个切分中的切分提取出的信息确定拓扑锥；基于拓扑锥，对所述两个或更多个切分中的切分执行时序分析。拓扑锥包括与电路设计的两个或更多个切分中的切分相关联的对象。
[0007]在一个方面，提供了一种用于静态时序分析的方法。该方法包括：访问电路设计的至少一个文件；将电路设计切分为两个或更多个切分；与至少另一计算机处理器共享与所述两个或更多个切分相关联的局部切分信息，并且接收与所述两个或更多个切分中的每个切分相关联的核时序更新数据。
附图说明
[0008]根据下面给出的具体实施方式并根据本公开实施方式的附图，本公开将会得到更全面的理解。附图用于提供对本公开实施方式的熟悉和理解，而并非将本公开的范围限制到这些特定实施方式。此外，附图不一定是按比例绘制的。
[0009]图1示出根据本公开实施方式的用于静态时序分析(STA，static timing analysis)的处理。
[0010]图2A示出根据本公开实施方式的包括先行扫描的STA的处理。
[0011]图2B示出根据本公开另一实施方式的包括先行扫描的STA的处理。
[0012]图3示出根据本公开实施方式的拓扑锥。
[0013]图4示出根据本公开实施方式的扩充逻辑。
[0014]图5示出根据本公开实施方式的包括分布式先行扫描的STA的处理。
[0015]图6示出根据本公开实施方式的用于STA的方法的流程图。
[0016]图7示出根据本公开实施方式的示例性更新时序运行时间。
[0017]图8示出根据本公开实施方式的示例性的所用存储结果。
[0018]图9示出根据本公开实施方式的示例性性能结果。
[0019]图10描绘根据本公开一些实施方式的在集成电路的设计和制造期间使用的各种处理的流程图。
[0020]图11描绘可以运行本公开实施方式的示例计算机系统的图。
具体实施方式
[0021]本公开的各方面涉及使用基于结构的自对齐并行切分的存储器高效可扩展分布式静态时序分析(STA，static timing analysis)。STA是芯片设计流程的关键步骤之一。
[0022]将整个设计适配到用于STA的单台机器上可能会变得具有挑战性。作为一种变通办法，许多客户做出艰难的权衡，并采取一种有风险的途径，即在单台机器上只在设计的一部分中执行STA，然后在另一部分单独运行。使用这种递归技术，可以在不超过单台机器存储容量的情况下运行设计的STA。否则，全打平STA的存储需求非常高，以至于需要非常大型的机器运行STA。然而，这种流程是非常危险的，这是因为其可能错过一些关键路径，导致芯片故障。此外，STA的迭代次数增加以覆盖整个设计，这进一步对周转时间产生负面影响。本文描述的系统和方法将电路设计切分为两个或更多个切分。每个切分可以在单独的机器或设施上并行运行。本文描述的方法用于解决较慢的运行时间、较大的资源需求，并避免有风险的错综复杂的客户STA流程。不涉及全打平设计的其他STA流程(例如，HyperScale(超大规模)分析)也可受益于本文描述的方法。本文描述的系统和方法通过对电路设计进行切分，然后在多个设施上并行运行每个切分，从而对于时序分析具有更快的运行时间和更小的存储占用。
[0023]图1示出根据本公开实施方式的用于静态时序分析的处理。在处理100的102，主要以硬件描述语言(HDL，hardware description language)(例如，Verilog或VHDL(very high
‑
speed integrated circuit hardware description language，超高速集成电路硬件描述语言)文件)的形式读取设计。在104，设计与技术库链接(在此称为链接)。在106，创建与技术库链接的设计的早期时序图表示。例如，时序图表示可以是包括单元以及信息如何流过单元的有向图的可视化表示。在108，接收(例如，读入、获取)各种STA约束。STA约束从SDC(Synopsys Design Constraints，Synopsys设计约束)中读取，或者从包含时序约束命令的TCL文件中读取。例如，读入诸如时钟描述和时序异常之类的时序约束。在110，从寄生参数文件馈送物理信息(例如，单元的尺寸、形状、引脚位置)。例如，从寄生参数文件中读
取寄生参数信息，然后将寄生参数信息注释到电路设计的网络中。寄生参数文件可以包括针对每个网的电阻和电容的网络。寄生参数信息可用于计算单元延迟和网络延迟。在112，使用寄生参数信息(在110读取)，通过在106创建的时序图中传播寄生参数信息，并检查时序是否针对在108读取的约束得到满足，从而确定所有电路元件的延迟。在114，向用户提供各种报告命令。该报告包括有关设计时序的信息。例如，该信息可以包括设计中针对网络、引脚和单元中的全部或子集的时序路径。
[0024]本文描述的方法基于STA流程中非常早期的设计的结构，将全打平设计切分为多个重叠的切分(即，电路设计的一部分可以包括在两个或更多个切分中)，使得大多数分析步骤是完全分布式和并行的。
[0025]切分是在流程的非本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于静态时序分析的方法，所述方法包括：从电路设计的文件中提取与约束相关联的信息、以及时钟信息；基于针对所述电路设计的两个或更多个切分中的切分提取出的信息，通过至少一个计算机处理器确定拓扑锥，所述拓扑锥包括与所述电路设计的两个或更多个切分中的切分相关联的对象；以及基于所述拓扑锥，对所述两个或更多个切分中的所述切分执行时序分析。2.根据权利要求1所述的方法，进一步包括：将全局标识和本地标识与被包括在多个切分中的对象相关联。3.根据权利要求2所述的方法，进一步包括：将所述对象与主切分相关联；以及基于按所述电路设计的对象的名称的排序，将所述全局标识分配给所述对象。4.根据权利要求1所述的方法，其中，所述提取包括执行局部先行扫描，所述局部先行扫描包括：从所述文件的一部分提取所述时钟信息、所述约束或寄生参数中的一个或更多个；以及与至少另一计算机处理器共享所提取的信息。5.根据权利要求1所述的方法，其中，所述提取包括执行先行扫描，所述先行扫描包括：从所述文件提取所述约束和寄生参数。6.根据权利要求1所述的方法，进一步包括：在切分所述电路设计之后或之前，链接所述电路设计。7.根据权利要求6所述的方法，进一步包括：针对时序约束，与所述切分同时扫描所述电路设计，其中，所述切分包括：基于所述设计的结构重叠切分。8.根据权利要求1所述的方法，其中，所述拓扑锥包括与对每个序列单元进行钟控相关联的逻辑、从对象的输入扇入的逻辑、以及与在所述对象的时钟引脚捕获的数据相关联的逻辑。9.根据权利要求1所述的方法，其中，确定所述拓扑锥包括：增加一个或更多个浮空阶段逻辑和预浮空阶段逻辑，其中，浮空阶段逻辑是第一阶段的干扰源，预浮空阶段逻辑是所述第一阶段之前的第二阶段的干扰源。10.根据权利要求1所述的方法，进一步包括：在执行时序分析的同时，从至少另一计算机处理器接收与所述两个或更多个切分中的另一切分的时序分析相关联的数据。11.根据权利要求1所述的方法，进一步包括：基于从所述两个或更多个切分中的另一切分接收到的数据，对所述拓扑锥进行计时。12.根据权利要求1所述的方法，进一步包...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：