基于二值忆阻器的正负三值D触发器电路制造技术

本发明专利技术公开了基于二值忆阻器的正负三值D触发器电路。本发明专利技术包括信号触发电路和信号锁存电路。信号触发电路包括十三个忆阻器和六个MOS管，具有触发信号输入端和高位、次位、低位信号输出端。信号锁存电路包括三个相同的基本逻辑门和复合逻辑门，对应的一对基本逻辑门和复合逻辑门构成一组逻辑单元。每个基本逻辑门包括两个忆阻器，负极作为单元输入端，正极连接，作为基本逻辑门输出端。复合逻辑门包括四个忆阻器和两个MOS管，一个忆阻器的正极接基本逻辑门输出端，负极与另一忆阻器的负极连接后接两个MOS管的栅极，一个MOS管的漏极通过忆阻器接电源，源极接另一个MOS管的漏极。本发明专利技术电路结构清晰简单、易于实现，可以正负通用。可以正负通用。可以正负通用。

【技术实现步骤摘要】
基于二值忆阻器的正负三值D触发器电路


[0001]本专利技术属于电路设计
，涉及三值数字逻辑电路结构，具体涉及一种基于二值忆阻器的正负三值D触发器电路。

技术介绍

[0002]1971年美国加州大学伯克利分校蔡少棠教授从电路理论完备性角度，预测了除电阻、电容和电感之外，还存在第四种遗失的无源基本电路元件，表征电荷和磁通量之间的关系，并将其命名为忆阻器。忆阻器概念提出之后的三十多年时间里，由于无法获得忆阻器器件的实物，关于忆阻器的研究几乎毫无进展。直到2008年，惠普实验室将忆阻器这一理论概念与TiO2器件中电阻双极性转变现象联系起来，提出忆阻器的惠普模型。作为一种非线性纳米元件，HP忆阻器具有独特的纳米尺寸、记忆特性、非易失特性、硬开关特性等，可以应用到医学、生物科学、神经网络、混沌系统、微电子等相关领域中。
[0003]目前大部分研究都是将忆阻器应用于二值数字逻辑电路系统中，而相比二值信号，多值信号携带更多的信息量，可以提高传输信号线与集成电路的信息密度和处理信息的时间和空间利用率。在三值逻辑电路中，存在一个介于低电平和高电平之间的中间电平，在减小功耗和电路集成方面都有很大的作用。因此，三值逻辑系统已经逐渐成为二进制逻辑系统的替代品，在实现高密度逻辑系统方面，其具有更高的运算速度、更小的计算级和更小的芯片面积，被广泛的应用于各种算法和逻辑应用的设计。

技术实现思路

[0004]本专利技术的目的是提供一种基于二值忆阻器的正负三值D触发器电路，适用于正三值和负三值的通用D触发器电路。/>[0005]本专利技术的正负三值D触发器电路包括信号触发电路和信号锁存电路。
[0006]所述的信号触发电路包括十三个忆阻器和六个MOS管。第一、第二、第三MOS管的栅极连接，作为D触发器电路的信号输入端。第一MOS管的漏极接第一忆阻器的负极和第四MOS管的栅极，第一MOS管的源极接第二忆阻器的正极和第二MOS管的漏极，第一忆阻器的正极接电源，第二MOS管的源极和第二忆阻器的负极接地。第四MOS管的漏极接第三忆阻器的负极和第四忆阻器的正极，第三忆阻器的正极接电源，第四MOS管的源极接地。第三MOS管的漏极接第五忆阻器的负极和第六忆阻器的正极，第五忆阻器的正极接电源，第三MOS管的源极接地。第四和第七忆阻器的负极接第五MOS管的栅极，第五MOS管的漏极接第八忆阻器的负极和第九忆阻器的正极，作为触发电路的高位信号输出端，第八忆阻器的正极接电源，第五MOS管的源极接地。第六和第十忆阻器的负极接第六MOS管的栅极，第六MOS管的漏极接第十一忆阻器的负极和第十二忆阻器的正极，作为触发电路的低位信号输出端，第十一忆阻器的正极接电源，第六MOS管的源极接地。第七、第十、第十三忆阻器的正极连接，作为触发信号输入端；第九、第十二、第十三忆阻器的负极连接，作为触发电路的次位信号输出端。
[0007]所述的信号锁存电路包括三个相同的基本逻辑门和三个相同的复合逻辑门，对应
的一对基本逻辑门和复合逻辑门构成一组逻辑单元。
[0008]每个逻辑单元中，基本逻辑门包括两个忆阻器，其中第十四忆阻器的负极和第十五忆阻器的负极分别作为基本逻辑门的输入端，第十四和第十五忆阻器的正极连接，作为基本逻辑门输出端。
[0009]复合逻辑门包括四个忆阻器和两个MOS管，第十六忆阻器的正极接基本逻辑门输出端，第十六和第十七忆阻器的负极连接后接第七MOS管的栅极和第八MOS管的栅极，第七MOS管的漏极接第十八忆阻器的负极，第十八忆阻器的正极接电源，第七MOS管的源极接第八MOS管的漏极和第十九忆阻器的正极，第十九忆阻器的负极和第八MOS管的源极接地。
[0010]第一组逻辑单元的第十七忆阻器的正极接信号触发电路的高位信号输出端，第二组逻辑单元的第十七忆阻器的正极接信号触发电路的次位信号输出端，第三组逻辑单元的第十七忆阻器的正极接信号触发电路的低位信号输出端。第一组逻辑单元的第十八忆阻器的负极、第二和三组逻辑单元的第十四忆阻器的负极连接，作为D触发器电路的高位输出端。第一组逻辑单元的第十四忆阻器的负极、第二组逻辑单元的第十八忆阻器的负极、第三组逻辑单元的第十五忆阻器的负极连接，作为D触发器电路的次位输出端。第一和二组逻辑单元的第十五忆阻器的负极、第三组逻辑单元的第十八忆阻器的负极连接，作为D触发器电路的低位输出端。
[0011]如果D触发器电路为正三值D触发器，则所有的MOS管为NMOS管，电源为正电压+Vdd；如果D触发器电路为负三值D触发器，则所有的MOS管为PMOS管，电源为负电压
‑
Vdd。
[0012]本专利技术的三值SR触发器电路结构清晰简单、易于实现，可以正负通用，只有当触发信号变为有效电平后，三值D触发器才会按照输入信号的不同将输出置成相应的状态。该电路模型在多值数字时序逻辑电路运算等诸多领域中的应用研究具有重要意义。
附图说明
[0013]图1是本专利技术的基于二值忆阻器的负三值D触发器电路框图。
[0014]图2是本专利技术的基于二值忆阻器的负三值D触发器电路原理图。
具体实施方式
[0015]以下以基于二值忆阻器负三值D触发器电路为例对本专利技术作详细说明。
[0016]其中，定义电压
‑
Vdd为
‑
3.3V，对应逻辑
‑
2，电压
‑
Vdd/2为
‑
1.65V，对应逻辑
‑
1，GND 为0V，对应逻辑0。
[0017]本专利技术的基于二值忆阻器负三值D触发器电路框图如图1所示，由一个三值译码器、一个三值三输入最大值、三个正极性三值反相器PTI、两个三值或门、三个三值与门和三个三值或非门构成，并利用忆阻器的开关特性和记忆特性实现。
[0018]负三值D触发器对应的真值表如下表所示：
[0019][0020]根据负三值D触发器的真值表，可知当CP＝
‑
2时，负三值D触发器才能接受输入信号，并按照输入信号将电路的输出置成相应的状态，当CP＝0时，负三值D触发器保存的是触发信号为0以前的瞬时状态。
[0021]当触发信号CP＝0时,对应图1中三个三值非门PTI1、PTI2和PTI3的输出均为
‑
2，则三个三值或非门NOR1、NOR2和NOR3的输出取决于前面与其输入相连的三个三值与门AND1、 AND2和AND3的输出，而电路中三个与门的输入均由输出端控制。举个例子，若上次电路的输出Q2Q1Q0＝00
‑
2，则电路中与Q2和Q1相连的三值与门AND3的输出为0，其余两个输出均为
ꢀ‑
2，再分别与输入信号接入到三值或非门NOR4、NOR5和NOR6后得到电路的输出Q2Q1Q0＝00
‑
2，负三值D触发器电路的输出保持不变。
[0022]当触发信号CP＝
‑
2，输入信号D＝0时，三值译码器的输出D2D1D0＝00
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【技术保护点】

【技术特征摘要】
1.基于二值忆阻器的正负三值D触发器电路，包括信号触发电路和信号锁存电路，其特征在于：所述的信号触发电路包括十三个忆阻器和六个MOS管；第一、第二、第三MOS管的栅极连接，作为D触发器电路的信号输入端；第一MOS管的漏极接第一忆阻器的负极和第四MOS管的栅极，第一MOS管的源极接第二忆阻器的正极和第二MOS管的漏极，第一忆阻器的正极接电源，第二MOS管的源极和第二忆阻器的负极接地；第四MOS管的漏极接第三忆阻器的负极和第四忆阻器的正极，第三忆阻器的正极接电源，第四MOS管的源极接地；第三MOS管的漏极接第五忆阻器的负极和第六忆阻器的正极，第五忆阻器的正极接电源，第三MOS管的源极接地；第四和第七忆阻器的负极接第五MOS管的栅极，第五MOS管的漏极接第八忆阻器的负极和第九忆阻器的正极，作为触发电路的高位信号输出端，第八忆阻器的正极接电源，第五MOS管的源极接地；第六和第十忆阻器的负极接第六MOS管的栅极，第六MOS管的漏极接第十一忆阻器的负极和第十二忆阻器的正极，作为触发电路的低位信号输出端，第十一忆阻器的正极接电源，第六MOS管的源极接地；第七、第十、第十三忆阻器的正极连接，作为触发信号输入端；第九、第十二、第十三忆阻器的负极连接，作为触发电路的次位信号输出端；所述的信号锁存电路包括三个相同的基本逻辑门和三个相同的复合逻辑门，对应的一对基本逻辑门和复合逻辑门构成一组逻辑单元；每个逻辑单元中，基本逻辑门包括两个忆阻器，其中第十四忆阻器的负极和第十五忆阻器的负极分别作为基本逻辑门的输入...

【专利技术属性】
技术研发人员：王晓媛，张新睿，吴志茹，杨柳，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：