屏蔽栅沟槽型功率MOSFET器件制造技术

本实用新型专利技术提供一种屏蔽栅沟槽型功率MOSFET器件，包括衬底，衬底上形成有外延层；沟槽，位于外延层内，且沿外延层的厚度方向延伸，沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；第一介质层，位于沟槽的内部，包裹屏蔽栅；其中，屏蔽栅的中间位置对应的第一介质层包括沿沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。本实用新型专利技术将屏蔽栅的中间位置对应的第一介质层设置为层叠结构，提高介电常数，增大源漏电容，相同耐压下可耗尽更多的电荷，提高外延层的掺杂浓度，降低了单位面积的导通电阻，节省了芯片面积，对小功率驱动、功率放大应用、中低频开关应用都是非常有利。利。利。

【技术实现步骤摘要】
屏蔽栅沟槽型功率MOSFET器件


[0001]本技术涉及半导体器件制造领域，特别是涉及一种屏蔽栅沟槽型功率MOSFET器件。

技术介绍

[0002]随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型MOSFET(Trench MOS)由于其器件的集成度较高，导通电阻较低，具有较低的栅
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漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。
[0003]现有的一种的屏蔽栅沟槽型功率MOSFET器件如图1所示，在外延层10内形成有沟槽11，通过屏蔽栅结构，栅漏电容完全转换为源漏电容，栅漏电容得以消除。另外，在关断状态(栅源端接0电位)，由于底部屏蔽栅介质层存在，产生横向耗尽，从而提高击穿电压BV。
[0004]如图1所示，作为屏蔽栅沟槽型功率MOSFET的屏蔽栅(通常也称为源多晶硅，Source Ploy)12与外延层10(EPI)之间的介质层13，其介电常数越高，Cds(源漏电容)越大，相同耐压下可耗尽更多的电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅沟槽型功率MOSFET器件，其特征在于，包括：第一导电类型的衬底，所述衬底上形成有第一导电类型的外延层；沟槽，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；第一介质层，位于所述沟槽的内部，包裹所述屏蔽栅，将所述屏蔽栅与所述外延层及所述多晶硅栅极隔离；其中，所述屏蔽栅的中间位置对应的所述第一介质层包括沿所述沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。2.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述中间位置包括所述屏蔽栅的高度的1/4处至3/4处。3.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述屏蔽栅的中间位置对应的外延层的掺杂浓度大于所述屏蔽栅的下部位置对应的外延层的掺杂浓度。4.根据权利要求3所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述屏蔽栅的上部位置对应的外延层的掺杂浓度小于所述屏蔽栅的下部位置对应的外延层的掺杂浓度。5.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，异于所述屏蔽栅的...

【专利技术属性】
技术研发人员：周振强，徐承福，
申请(专利权)人：绍兴中芯集成电路制造股份有限公司，
类型：新型
国别省市：