屏蔽栅沟槽型功率MOSFET器件制造技术

本实用新型专利技术提供一种屏蔽栅沟槽型功率MOSFET器件，包括衬底，衬底上形成有外延层；沟槽，位于外延层内，且沿外延层的厚度方向延伸，沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；第一介质层，位于沟槽的内部，包裹屏蔽栅；其中，屏蔽栅的中间位置对应的第一介质层包括沿沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。本实用新型专利技术将屏蔽栅的中间位置对应的第一介质层设置为层叠结构，提高介电常数，增大源漏电容，相同耐压下可耗尽更多的电荷，提高外延层的掺杂浓度，降低了单位面积的导通电阻，节省了芯片面积，对小功率驱动、功率放大应用、中低频开关应用都是非常有利。利。利。

【技术实现步骤摘要】
屏蔽栅沟槽型功率MOSFET器件


[0001]本技术涉及半导体器件制造领域，特别是涉及一种屏蔽栅沟槽型功率MOSFET器件。

技术介绍

[0002]随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型MOSFET(Trench MOS)由于其器件的集成度较高，导通电阻较低，具有较低的栅
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漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。
[0003]现有的一种的屏蔽栅沟槽型功率MOSFET器件如图1所示，在外延层10内形成有沟槽11，通过屏蔽栅结构，栅漏电容完全转换为源漏电容，栅漏电容得以消除。另外，在关断状态(栅源端接0电位)，由于底部屏蔽栅介质层存在，产生横向耗尽，从而提高击穿电压BV。
[0004]如图1所示，作为屏蔽栅沟槽型功率MOSFET的屏蔽栅(通常也称为源多晶硅，Source Ploy)12与外延层10(EPI)之间的介质层13，其介电常数越高，Cds(源漏电容)越大，相同耐压下可耗尽更多的电荷，因而可采用掺杂更浓的EPI，从而降低了单位面积的导通电阻(RSP)，进而可以采用更小的芯片面积来达到目标参数；如果维持导通电阻不变，则Cds增大50％以上，Cgd(栅漏电容)、Cgs(栅源电容)可以降低到介电常数所升高的倍数的倒数倍，但Cds(源漏电容)相比较而言不降反升，会导致Qds(输出电荷)增加，开关损耗较大。现有技术是单一介电常数的介质(SiO2)或两种介电常数的介质(SiO2和Si3N4)，作为屏蔽栅与外延层EPI之间的介质层，其结构设计都不是很合理，要么输出电容过大、要么耐压不够高或导通电阻不够小。

技术实现思路

[0005]本技术的目的在于提供一种屏蔽栅沟槽型功率MOSFET器件，以降低单位面积的导通电阻，节省芯片面积，。
[0006]为达到上述目的，本技术提供一种屏蔽栅沟槽型功率MOSFET器件，包括：
[0007]第一导电类型衬底，所述衬底上形成有第一导电类型的外延层；
[0008]沟槽，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；
[0009]第一介质层，位于所述沟槽的内部，包裹所述屏蔽栅，以将所述屏蔽栅与所述外延层及所述多晶硅栅极隔离；
[0010]其中，所述屏蔽栅的中间位置对应的所述第一介质层包沿所述沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。
[0011]可选的，所述中间位置包括所述屏蔽栅的高度的1/4处至3/4处。
[0012]可选的，所述屏蔽栅的中间位置对应的外延层的掺杂浓度大于所述屏蔽栅的下部位置及底部位置对应的外延层的掺杂浓度。
[0013]可选的，所述屏蔽栅的上部位置对应的外延层的掺杂浓度小于所述屏蔽栅的下部位置及底部位置对应的外延层的掺杂浓度。
[0014]可选的，异于所述屏蔽栅的中间位置对应的所述第一介质层包括第三氧化层，所述第一氧化层、第二氧化层及第三氧化层的材料相同。
[0015]可选的，所述第一氧化层、所述第二氧化层及第三氧化层的材料均包括氧化硅，所述氮化层的材料包括氮化硅。
[0016]可选的，所述氮化层的横向截面宽度大于所述第一氧化层或所述第二氧化层的横向截面宽度。
[0017]可选的，所述第一导电类型包括N型，且所述第二导电类型包括P型；或者，所述第一导电类型包括P型，且所述第二导电类型包括N型。
[0018]可选的，所述沟槽内还包括第二介质层，位于所述多晶硅栅极的侧壁。
[0019]可选的，还包括：
[0020]第二导电类型的体区，位于所述第一导电类型的外延层内，且位于所述第二介质层的外围；
[0021]第一导电类型的源区，位于所述第一导电类型的外延层内，且位于所述第二介质层的外围，并位于所述第二导电类型的体区上方。
[0022]可选的，还包括：
[0023]栅极电极，与所述多晶硅栅极相连接；
[0024]源极电极，与所述第二导电类型的体区相连接；
[0025]漏极电极，位于所述第一导电类型的衬底的下表面。
[0026]综上所述，本技术提供的屏蔽栅沟槽型功率MOSFET器件中，屏蔽栅的中间位置对应的第一介质层包括沿所述沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层，层叠结构设置的第一介质层介电常数大，源漏电容增大，相同耐压下可耗尽更多的电荷，因而可采用掺杂更浓的EPI，降低了单位面积的导通电阻，节省了芯片面积，对小功率驱动、功率放大应用、中低频开关应用都是非常有利。
附图说明
[0027]图1为一屏蔽栅沟槽型功率MOSFET器件的结构示意图；
[0028]图2为本技术实施例提供的屏蔽栅沟槽型功率MOSFET器件的结构示意图；
[0029]图3a至图3d为根据表1的仿真数据所作的雷达图。
[0030]附图标记说明：
[0031]10
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外延层；11
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沟槽；12
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屏蔽栅；13
‑
介质层；
[0032]100
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衬底；101
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外延层；110
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沟槽；120
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屏蔽栅；140
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多晶硅栅极；130
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第一介质层；131a
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第一氧化层；131b
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氮化层；131c
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第二氧化层；132
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第三氧化层；141
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第二导电类型的体区；142
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第一导电类型的源区；150
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第二介质层；160
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层间介质层；171
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金属接触通孔；170
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源极电极；180
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漏极电极。
具体实施方式
[0033]以下结合附图和具体实施例对本技术的屏蔽栅沟槽型功率MOSFET器件作进
一步详细说明。根据下面的说明和附图，本技术的优点和特征将更清楚，然而，需说明的是，本技术技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。
[0034]在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本技术实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅沟槽型功率MOSFET器件，其特征在于，包括：第一导电类型的衬底，所述衬底上形成有第一导电类型的外延层；沟槽，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；第一介质层，位于所述沟槽的内部，包裹所述屏蔽栅，将所述屏蔽栅与所述外延层及所述多晶硅栅极隔离；其中，所述屏蔽栅的中间位置对应的所述第一介质层包括沿所述沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。2.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述中间位置包括所述屏蔽栅的高度的1/4处至3/4处。3.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述屏蔽栅的中间位置对应的外延层的掺杂浓度大于所述屏蔽栅的下部位置对应的外延层的掺杂浓度。4.根据权利要求3所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述屏蔽栅的上部位置对应的外延层的掺杂浓度小于所述屏蔽栅的下部位置对应的外延层的掺杂浓度。5.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，异于所述屏蔽栅的...

【专利技术属性】
技术研发人员：周振强，徐承福，
申请(专利权)人：绍兴中芯集成电路制造股份有限公司，
类型：新型
国别省市：