包含管芯背面金属和焊料热界面材料的芯片级封装架构制造技术

一种集成电路(IC)封装包括具有正面和背面的管芯。包括第一金属的焊料热界面材料(STIM)在所述背面之上。TIM具有不小于40W/mK的热导率；并且包括第二金属的管芯背面材料(DBM)在STIM之上，其中DBM具有不小于18x10

【技术实现步骤摘要】
包含管芯背面金属和焊料热界面材料的芯片级封装架构

技术介绍

[0001]芯片级封装(CSP)架构正在发展以减小占用面积和厚度，以满足对诸如专用集成电路(ASIC)、可擦除可编程只读存储器(EPROM)、专用微处理器等的超小型单芯片装置的不断增长的产业需求。为帮助实现这一目标，将集成电路(IC)管芯做得更小且更薄，以减小整体封装厚度，并且减小封装尺寸以容纳具有超大尺寸的小裕量的芯片。随着芯片本身占据的CSP体积的比例增长，留给封装部件(例如用于热管理的集成散热器(IHS)或翘曲缓解加强件)的空间较小。对下一代CSP中的热和翘曲管理提出新方法的需求日益增长。
附图说明
[0002]通过下面给出的具体实施方式以及本公开的各种实施例的附图，将更全面地理解本公开的实施例，然而，附图不应被理解为将本公开限制于特定实施例，而是仅用于解释和理解的目的。
[0003]图1A示出了根据本公开的一些实施例的IC封装的x
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z平面中的截面图，该IC封装包括用焊料热界面材料(STIM)接合到管芯的管芯背面金属(DBM)。
[0004]图1B示出了根据本公开的一些实施例的IC封装的x
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z平面中的截面图，该IC封装包括用STIM接合到管芯的DBM，该STIM包括多个填料颗粒。
[0005]图1C示出了根据本公开的一些实施例的图1A和图1B中所示的封装的x
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y平面中的平面图。
[0006]图2A示出了根据本公开的一些实施例的封装的x
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z平面中的截面图，该封装包括具有凹陷的DBM和凹陷内的STIM。
[0007]图2B示出了根据本公开的一些实施例的封装的x
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y平面中的平面图，其中DBM被去除以查看STIM。
[0008]图2C示出了根据本公开的一些实施例的封装2的x
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y平面中的平面图，其中DBM被去除以示出替代的STIM实施例。
[0009]图3示出了根据本公开的一些实施例的总结用于制造封装的示例性工艺流程的工艺流程图，该封装包括通过STIM锚定到管芯的DBM以用于翘曲和热管理。
[0010]图4示出了根据本公开的一些实施例的总结用于形成双层金属箔的示例性工艺的流程图，该双层金属箔包括由STIM材料通过辊式接合包覆的DBM材料。
[0011]图5示出了根据本公开的一些实施例的总结用于形成双层金属箔的示例性工艺的流程图，该双层金属箔包括由STIM材料通过电镀方法包覆的DBM材料。
[0012]图6A
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6C示出了根据本公开的一些实施例的用于形成包括由STIM层包覆的DBM金属的双层箔的示例性工艺流程的x
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z平面中的截面图。
[0013]图7A和图7B示出了根据本公开的一些实施例的用于形成包括DBM层和电镀STIM层的双层箔的电化学工艺流程的x
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z平面中的截面图。
[0014]图8A示出了根据本公开的一些实施例的用于形成图1A
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1C所示的封装的示例性工艺流程的x
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z平面中的截面图。
[0015]图8B示出了根据本公开的一些实施例的用于形成图2A
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2C所示封装的示例性工艺流程的x
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z平面中的截面图。
[0016]图9A示出了根据本公开的一些实施例的包括图1A
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1C所示的CSP封装的示例性实施方式的x
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z平面中的截面图。
[0017]图9B示出了根据本公开的一些实施例的包括多管芯封装的示例性实施方式的x
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z平面中的截面图。
[0018]图10示出了根据本公开的一些实施例的在IC封装的实施方式中作为片上系统(SoC)封装的一部分的计算装置的框图，该IC封装包括通过焊料热界面材料(STIM)接合到管芯的管芯背面金属(DBM)。
具体实施方式
[0019]说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的引用意味着结合实施例描述的特定特征、结构或特性包括在至少一些实施例中，但不一定包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都指代相同的实施例。如果说明书记载了部件、特征、结构或特性“可以”、“可能”或“能够”被包括，则该特定部件、特征、结构或特性并非必需被包括。如果说明书或权利要求提及“一”元件，这并不意味着只有一个元件。如果说明书或权利要求提及“附加”元件，则不排除存在多于一个附加元件。
[0020]这里，术语“电路”或“模块”可以指一个或多个无源和/或有源部件，这些部件被布置为彼此协作以提供期望的功能。术语“信号”可以指至少一种电流信号、电压信号、磁信号或数据/时钟信号。
[0021]这里，术语“微处理器”通常是指包括中央处理单元(CPU)或微控制器的集成电路(IC)封装。微处理器封装在本公开中被称为“微处理器”。微处理器插座容纳微处理器并将其电耦合到印刷电路板(PCB)。
[0022]“一”和“所述”的含义包括复数引用。“中”的含义包括“中”和“上”。垂直方向是在z方向上，并且可以理解，“顶部”、“底部”、“上方”、“之上”和“下方”的表述是指具有通常含义的z维度上的相对位置。通常，“顶部”、“上方”和“之上”是指在z维度上的较高位置，而“底部”、“下方”和“之下”是指在z维度上的较低位置。术语“上”在本公开中用于指示一个特征或对象相对于较低的特征或对象处于较高位置，并与其直接接触。然而，应当理解，实施例不一定限于图中所示的取向或构造。
[0023]术语“基本上”、“靠近”、“大致”、“接近”和“大约”通常是指在目标值的+/
‑
10％内(除非特别指明)。除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述一个共同的对象，仅指示类似对象的不同实例正被提及，而并不旨在暗示如此描述的对象必须在时间上、空间上、排序上或以任何其他方式处于给定的顺序中。
[0024]出于本公开的目的，短语“A和/或B”和“A或B”是指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。
[0025]本文描述了一种封装架构，包括用于热管理和翘曲管理的集成解决方案。在所公开的实施例中，具有18ppm/K或更大的高热膨胀系数(CTE)的管芯背面金属(DBM)通过包括焊料的中间热界面材料(焊料热界面材料，STIM)附接到管芯。STIM具有40W/mK或更大的高
热导率(κ)和低刚度(例如，XX或更小的杨氏模量)。所公开的封装架构可以适用于CSP和更大的单芯片或多芯片封装，包括片上系统(SoC)封装和并入了垂直集成管芯堆叠体的3D封装。所公开的DBM可以将常规集成散热器(IHS)和加强件的功能组合到轮廓和占用面积比HIS或加强件小的单个结构中。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路(IC)封装，包括：具有正面和背面的管芯；在所述背面之上的包括第一金属的热界面材料(TIM)，其中，所述TIM具有不小于40W/mK的热导率；以及在所述TIM之上的包括第二金属的管芯背面材料(DBM)，其中，所述DBM具有不小于18x10
‑6m/mK的CTE，其中，所述TIM和所述DBM之间的界面包括所述第一金属和所述第二金属的至少一种金属间化合物(IMC)。2.根据权利要求1所述的IC封装，其中，所述第一金属包括铜、铟、镓、铝、银或锡中的任一种。3.根据权利要求1所述的IC封装，其中，所述第二金属包括铜、锌、铝或镍中的任一种。4.根据权利要求1所述的IC封装，其中，所述TIM包括嵌入所述第一金属内的多个填充颗粒，其中，所述填充颗粒包括镍、铜、银、金、钴或铝中的任一种。5.根据权利要求1至4中任一项所述的IC封装，其中，所述TIM从第一边缘和第二边缘延伸第一距离，并且其中，所述DBM从第三边缘和第四边缘延伸第二距离。6.根据权利要求5所述的IC封装，其中，所述TIM在所述第一边缘和所述第二边缘之间延伸第三距离，其中，所述第三距离小于所述第一距离。7.根据权利要求5所述的IC封装，其中，所述TIM在所述第三边缘和所述第四边缘之间延伸第四距离，其中，所述第四距离小于所述第二距离。8.根据权利要求5所述的IC封装，其中，所述DBM从所述第一边缘到所述第二边缘延伸所述第一距离，并且其中，所述第二金属从所述第三边缘到所述第四边缘延伸所述第二距离。9.根据权利要求5所述的IC封装，其中，所述DBM在所述第一边缘和所述第二边缘之间延伸第五距离，其中，所述第五距离小于所述第一距离。10.根据权利要求1至4中任一项所述的IC封装，其中，所述DBM具有第一z高度，并且所述TIM具有小于所述第一z高度的第二z高度，其中，所述第一z高度为500微米或更小，并且所述第二z高度为150微米或更小。11.根据权利要求1至4中任一项所述的IC封装，其中，所述界面包括以下中的任一种：包括铜和铟的第一IMC；包括铜、铟和银的第二IMC；或包括铜、铟和锡的第三IMC。12.根据权利要求11所述的IC封装，其中，所述界面包括包含所述第一IMC、所述第二IMC或所述第三IMC中的任一种的一层，或者所述界面包括至少两层，其中，所述至少两层中的每一层包括所述第一IMC、所述第二IMC或所述第三IMC中的任一种。13.根据权利要求1至4中任一项所述的IC封装，其中，所述管芯垂直集成在管芯堆叠体中，...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：