本实用新型专利技术提供一种偏置试验板，包括以阵列排布的多个工位、第一接线柱、第二接线柱、第三接线柱、第一微带线、第二微带线及第三微带线；各所述工位均设置有第一固定电阻、第一快熔保险丝、第二固定电阻、第二快熔保险丝及纵向设置的第一源极接触点、第一漏极接触点、第一栅极接触点、第二源极接触点、第二漏极接触点、第二栅极接触点；第一源极接触点、第一漏极接触点、第二源极接触点及第二漏极接触点均连接于第一微带线。本实用新型专利技术可以一体化考核双芯合封类功率MOSFET模块，考核效率高。考核效率高。考核效率高。
【技术实现步骤摘要】
一种偏置试验板
[0001]本技术涉及半导体测试领域，特别是涉及一种偏置试验板。
技术介绍
[0002]功率MOSFET模块(双芯合封，LMOS芯片和HMOS芯片合封)，以下简称模块，模块内集成两类相同或不同规格功率MOSFET芯片，在光伏或风电等电力管理系统中具有广泛的应用。为保证模块应用的可靠性，模块考核时需要对内部两芯片都进行考核。目前的功率MOSFET芯片偏置考核用试验板常见为三孔安装座，外接两个电源接口，80个工位。其中安装座的三孔分别对接G栅极、D漏极、S源极，两个电源接口板内对接G和D、S(栅极偏置时DS短接)或D和G、S(反向偏置时GS短接)，外接电源的正、负级，而80个工位可以保证一次性执行同等偏置条件下最多60
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80颗器件偏置试验，但仅限于单芯器件。采用的偏置试验考核方式：将模块内部LMOS芯片、HMOS芯片分别放在两个偏置试验板中，用两路不同的电源(可能相同)施加不同的电压进行考核。这种考核方式具有以下缺点：1、每次只有一个芯片考核，无法准确模拟实际应用环境，包括散热、功耗等；2、无法同板考核，影响模块考核的一致性；3、每个偏置试验项目均增加了一次考核，同一个HTGB项目对模块需做两次；4、增加了考核用板，考核效率较低，产能利用率不高。由此可以看出，目前的模块内部两芯片独立或匹配工作，但没有一体化考核引出端的应用设计特点，导致目前通用的功率MOSFET芯片偏置试验板在偏置试验等加电考核时无法高效的适配该类型模块试验考核，必须分别进行模块内部LMOS芯片、HMOS芯片的分别考核，极大的影响了考核效率、产能释放和试验模拟考核的准确性。
[0003]因此，如何一体化考核双芯合封类的功率MOSFET模块已经成为本领域技术人员亟待解决的问题之一。
技术实现思路
[0004]鉴于以上所述现有技术的缺点，本技术的目的在于提供一种偏置试验板，用于解决现有技术中双芯合封类的功率MOSFET模块无法一体化考核的问题。
[0005]为实现上述目的及其他相关目的，本技术提供一种偏置试验板，包括：以阵列排布的多个工位、第一接线柱、第二接线柱、第三接线柱、第一微带线、第二微带线及第三微带线；
[0006]各所述工位均设置有第一固定电阻、第一快熔保险丝、第二固定电阻、第二快熔保险丝及纵向设置的第一源极接触点、第一漏极接触点、第一栅极接触点、第二源极接触点、第二漏极接触点、第二栅极接触点；
[0007]所述第一源极接触点、所述第一漏极接触点、所述第二源极接触点及所述第二漏极接触点均连接于第一微带线；
[0008]所述第一微带线通过所述第一接线柱连接第一外部电源端；
[0009]所述第一栅极接触点依次经由所述第一固定电阻及所述第一快熔保险丝连接于
第二微带线；
[0010]所述第二微带线通过所述第二接线柱连接第二外部电源端；
[0011]所述第二栅极接触点依次经由所述第二固定电阻及所述第二快熔保险丝连接于第三微带线；
[0012]所述第三微带线通过所述第三接线柱连接第三外部电源端。
[0013]一种偏置试验板包括：以阵列排布的多个工位、第一接线柱、第二接线柱、第三接线柱、第一微带线、第二微带线及第三微带线；
[0014]各所述工位均设置有第一固定电阻、第一快熔保险丝、第二固定电阻、第二快熔保险丝及纵向设置的第一源极接触点、第一栅极接触点、第一漏极接触点、第二源极接触点、第二栅极接触点、第二漏极接触点；
[0015]所述第一源极接触点、所述第一栅极接触点、所述第二源极接触点及所述第二栅极接触点均连接于第一微带线；
[0016]所述第一微带线通过所述第一接线柱连接第一外部电源端；
[0017]所述第一栅极接触点依次经由所述第一固定电阻及所述第一快熔保险丝连接于第二微带线；
[0018]所述第二微带线通过所述第二接线柱连接第二外部电源端；
[0019]所述第二栅极接触点依次经由所述第二固定电阻及所述第二快熔保险丝连接于第三微带线；
[0020]所述第三微带线通过第三接线柱连接第三外部电源端。
[0021]可选地，所述阵列包括3行15列。
[0022]可选地，所述第一快熔保险丝及所述第二快熔保险丝通过保险丝取拔器取出。
[0023]可选地，所述第一快熔保险丝及所述第二快熔保险丝的熔断电流为100mA。
[0024]可选地，所述第一快熔保险丝及所述第二快熔保险丝采用陶瓷封装。
[0025]可选地，所述第一快熔保险丝及所述第二快熔保险丝的底座镀金。
[0026]可选地，所述偏置试验板表面设置有绝缘层。
[0027]可选地，所述偏置试验板表面设置有三防涂层。
[0028]如上所述，本技术的偏置试验板，具有以下有益效果：
[0029]1，本技术的偏置试验板适用于双芯合封类功率MOSFET模块的偏置试验一体化考核项目，考核效率高，产能利用率高。
[0030]2，本技术的偏置试验板能够相对准确的模拟双芯合封类功率MOSFET模块的应用环境。
[0031]3，本技术的偏置试验板能够节省双芯合封类功率MOSFET模块的偏置试验板的用量。
[0032]4，本技术的偏置试验板在现有试验板体积尺寸不变的基础上，能够完整匹配目前的试验箱。
附图说明
[0033]图1显示为本技术的工位结构示意图。
[0034]图2显示为本技术的偏置试验板结构示意图。
[0035]元件标号说明
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第一接线柱
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第二接线柱
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第三接线柱
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第一源极接触点
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第一漏极接触点
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第一栅极接触点
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第二源极接触点
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第二漏极接触点
[0044]9ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二栅极接触点
[0045]10
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第一快熔保险丝
[0046]11
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第二快熔保险丝
[0047]12
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第一微带线
[0048]13
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【技术保护点】
【技术特征摘要】
1.一种偏置试验板，其特征在于，所述偏置试验板至少包括：以阵列排布的多个工位、第一接线柱、第二接线柱、第三接线柱、第一微带线、第二微带线及第三微带线；各所述工位均设置有第一固定电阻、第一快熔保险丝、第二固定电阻、第二快熔保险丝及纵向设置的第一源极接触点、第一漏极接触点、第一栅极接触点、第二源极接触点、第二漏极接触点、第二栅极接触点；所述第一源极接触点、所述第一漏极接触点、所述第二源极接触点及所述第二漏极接触点均连接于所述第一微带线；所述第一微带线通过所述第一接线柱连接第一外部电源端；所述第一栅极接触点依次经由所述第一固定电阻及所述第一快熔保险丝连接于所述第二微带线；所述第二微带线通过所述第二接线柱连接第二外部电源端；所述第二栅极接触点依次经由所述第二固定电阻及所述第二快熔保险丝连接于第三微带线；所述第三微带线通过所述第三接线柱连接第三外部电源端。2.一种偏置试验板，其特征在于，所述偏置试验板至少包括：以阵列排布的多个工位、第一接线柱、第二接线柱、第三接线柱、第一微带线、第二微带线及第三微带线；各所述工位均设置有第一固定电阻、第一快熔保险丝、第二固定电阻、第二快熔保险丝及纵向设置的第一源极接触点、第一栅极接触点、第一漏极接触点、第二源极接触点、第二栅极接触点、第二漏极接触点；所述第一源极接...
【专利技术属性】
技术研发人员：张俊，肖俊杰，程佳，徐延伸，黄青树，曾祥生，邓云峰，
申请(专利权)人：华润微电子重庆有限公司，
类型：新型
国别省市：
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