半导体装置制造方法及图纸

实施方式的半导体装置是使常通驱动的第1晶体管进行常断驱动的半导体装置，具有第1电路、第2电路和第1二极管。第1电路与电源电压和接地电压连接，检测所述电源电压，输出所述电源电压的转变状态。第2电路与所述电源电压、所述接地电压、所述第1电路和所述第2晶体管连接，基于所述第1电路的输出，输出与所述第1晶体管串联连接的第2晶体管的驱动电压。第1二极管的阳极连接于第1晶体管的驱动端子，阴极连接于第2晶体管的输出端子。接于第2晶体管的输出端子。接于第2晶体管的输出端子。

【技术实现步骤摘要】
半导体装置
[0001]关联申请
[0002]本申请享受以日本专利申请2020—157674号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]实施方式涉及半导体装置。

技术介绍

[0004]使用了GaN(氮化镓)的功率器件与使用了Si(硅)的MOSFET(Metal
‑
Oxide
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Semiconductor Field
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Effect Transistor)相比，具有切换的速度快、恢复损失低、输出电容的充放电快等优点。虽然利用了GaN的晶体管一般大多是常通(normally on)型，但是正广泛地进行用于利用这些优点作为常断(normally off)型晶体管的开发。
[0005]但是，转换为这样的常断型的电路，根据其转换电路存在以下问题：不能调整栅极驱动能力、需要专用的负电源电路和专用的栅极驱动器、栅极电流环经由n型MOSFET而变长，或者栅极驱动器电源的切断时的防止误开和待机电力的权衡较大。

技术实现思路

[0006]实施方式提供一种能够进行常通动作的半导体装置。
[0007]根据一实施方式，半导体装置是使常通驱动的第1晶体管进行常断驱动的半导体装置，具有第1电路、第2电路和第1二极管。第1电路与电源电压和接地电压连接，检测所述电源电压，输出所述电源电压的转变状态。第2电路与所述电源电压、所述接地电压、所述第1电路和所述第2晶体管连接，基于所述第1电路的输出，输出与所述第1晶体管串联连接的第2晶体管的驱动电压。第1二极管的阳极与所述第1晶体管的驱动端子连接，阴极与所述第2晶体管的输出端子连接。
附图说明
[0008]图1是示出一实施方式的半导体装置的一例的电路图。
[0009]图2是示出一实施方式的半导体装置的一安装例的电路图。
[0010]图3是示出一实施方式的晶体管的导通/截止状态的图。
[0011]图4是示出一实施方式的半导体装置的一安装例的电路图。
[0012]图5是示出一实施方式的晶体管的导通/截止状态的图。
[0013]图6是示出一实施方式的半导体装置的一安装例的电路图。
[0014]图7是示出一实施方式的半导体装置的一安装例的电路图。
[0015]图8是示出一实施方式的半导体装置的一安装例的电路图。
[0016]图9是示出一实施方式的半导体装置的一安装例的电路图。
[0017]图10是示出一实施方式的半导体装置的一例的电路图。
[0018]图11是示出一实施方式的半导体装置的一安装例的电路图。
[0019]图12是示出一实施方式的半导体装置的一安装例的电路图。
[0020]图13是示出一实施方式的半导体装置的一安装例的电路图。
具体实施方式
[0021]以下，参照附图来说明实施方式。在图中，只要没有特别的否定，则D表示漏极的位置。
[0022](第一实施方式)
[0023]图1是示出一实施方式的半导体装置的位置例的电路图。半导体装置1是用于对常通型第1晶体管Q1进行常断驱动的电路。
[0024]第1晶体管Q1是例如使用了GaN的功率器件，是进行常通动作的FET。
[0025]第2晶体管Q2是与第1晶体管Q1共有源极而串联连接的p型MOSFET，根据该第2晶体管Q2的特性，第1晶体管Q1进行常断动作。
[0026]以下，将第1晶体管Q1和第2晶体管Q2的漏极分别定义为分别进行常断动作的晶体管的漏极和源极。半导体装置1通过控制对该源极和各个晶体管的栅极施加的电压，从而解决在对第1晶体管Q1进行常断动作时的各种问题。
[0027]当第1晶体管Q1经由半导体装置1进行常断动作时，第1晶体管Q1在施加到栅极的电压下驱动，并且基于漏极端子DRAIN和源极端子SOURCE的电位差，从源极端子SOURCE输出漏极电流。例如，外部负载连接到漏极端子DRAIN即第1晶体管Q1的漏极侧，第1晶体管Q1基于施加到栅极的电压，作为进行对该负载的开关的电路而工作。
[0028]半导体装置1是控制第1晶体管Q1的栅极、第2晶体管Q2的栅极以及第2晶体管Q2的漏极的电压的电路，与电源电压端子VDD、栅极电压施加端子GATE以及接地端子GND连接。该半导体装置1具有第1二极管10、第1电路20和第2电路30。另外，栅极电压施加端子GATE与第1晶体管Q1的栅极连接。
[0029]电源电压端子VDD经由半导体装置1连接到第1晶体管Q1的源极和第2晶体管Q2的源极所共有的节点上，将电源电压施加到半导体装置1。接地端子GND设定半导体装置1的接地电位。另外，在附图中，在半导体装置1内与接地点连接，但不限于此方式，也可以在半导体装置1的外部接地。该接地端子GND不限于实际接地，也可以连接到OV的电位，还可以连接到装置内的规定的接地电位上。以下说明中的接地端子GND希望理解为都进行同样的解释。
[0030]第1二极管10是第1晶体管Q1和第2晶体管Q2的保护电路。第1二极管10的阳极与第1晶体管Q1的栅极连接，并且其阴极与第2晶体管Q2的漏极连接。
[0031]第1电路20是检测电源电压的电压的电路。第1电路20连接在电源电压端子VDD和接地端子GND之间。该第1电路20比较电源电压的状态，更具体地说将电源电压与第1晶体管Q1的阈值电压进行比较，检测其电压差，并输出到第2电路30。
[0032]第2电路30是低待机电力的电路，并且是输出驱动第2晶体管Q2适当地工作的电压的电路。第2电路30连接到电源电压端子VDD、接地电压GND、第1电路20和第2晶体管Q2的栅极上。该第2电路30是当从第1电路20接收到检测出电压的状态的信号时，适当地使第2晶体管Q2驱动的电路。另外，也可以设为将第1电路20和第2电路30合并的电路35。电路35不需要外部信号的输入。
[0033]在电源电压上升的情况下，第1电路20检测电压高于第1晶体管Q1的阈值电压的绝对值、即第1晶体管Q1成为截止状态的情况。第1回路20将该电压的变动向第2回路30输出。当接收到该信号时，第2电路30在第1晶体管Q1截止之后向第2晶体管Q2的栅极施加使第2晶体管Q2导通的驱动电压。
[0034]相反，在电源电压下降的情况下，第1电路20在电源电压比第1晶体管Q1的阈值电压的绝对值高的状态、即在第1晶体管Q1截止的状态下，向第2电路30输出电压正在降低这一意思。当接收到该信号时，第2电路30在第1晶体管Q1导通之前将使第2晶体管Q2截止的驱动电压施加到第2晶体管Q2的栅极。
[0035]通过使用这样的第1电路20和第2电路30，即使在施加到电源电压端子的电压以高的转换速率(slewrate)上升或下降的情况下，也能够避免在第1晶体管Q1导通的状态下第2晶体管Q2导通。另外，即使在电源电压在第1晶体管Q1的阈值电压附近本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，使常通驱动的第1晶体管进行常断驱动，其中，具有：第1电路，连接于电源电压和接地电压，检测所述电源电压，并输出所述电源电压的转变状态；第2电路，连接于所述电源电压、所述接地电压、所述第1电路和第2晶体管，并基于所述第1电路的输出来输出与所述第1晶体管串联连接的第2晶体管的驱动电压；以及第1二极管，阳极连接于所述第1晶体管的驱动端子，阴极连接于所述第2晶体管的输出端子。2.如权利要求1所述的半导体装置，其中，所述第1晶体管是使用了氮化镓即GaN的FET，源极与所述电源电压连接，所述第2晶体管是p型MOSFET，源极与所述第1晶体管的源极连接。3.如权利要求2所述的半导体装置，其中，具有：第1电阻，连接于所述电源电压；作为齐纳二极管的第2二极管，阳极连接于所述接地电压，阴极经由所述第1电阻而连接于所述电源电压；第3晶体管，栅极连接于所述第2二极管的阴极，源极连接于所述电源电压；第2电阻，配置于所述第3晶体管的...

【专利技术属性】
技术研发人员：藤原泰幸，刘一尧，佐藤裕介，加古直嗣，间岛秀明，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：