用于掉电模式的稳定控制的半导体器件制造技术

本申请公开了用于掉电模式的稳定控制的半导体器件。半导体器件包括：第一缓冲电路，其被配置为响应于第一选择信号而在掉电模式下接收芯片选择信号；第二缓冲电路，其被配置为响应于第一选择信号而在激活模式下接收芯片选择信号；电源电路，其被配置为：响应于第二选择信号而在激活模式下向多个逻辑元件供应外部电力，以及响应于第二选择信号而在掉电模式下不向多个逻辑元件供应外部电力；以及选择控制电路，其被配置为：在掉电模式下使第二选择信号的逻辑电平在经由第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使第一选择信号的逻辑电平在第一芯片选择信号的接着的第二边沿处转变，以从掉电模式退出并进入激活模式。进入激活模式。进入激活模式。

【技术实现步骤摘要】
用于掉电模式的稳定控制的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年9月14日提交的申请号为10
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2020
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0117661的韩国专利申请的权益，其全部内容通过引用合并于此。


[0003]各个实施例涉及半导体器件，并更具体地，涉及用于掉电模式的稳定控制的半导体器件。

技术介绍

[0004]近来，响应于市场需求，已经开发出具有更小尺寸、更长运行时间、更大容量和更多功能的电子产品。便携式电子产品的另一个畅销的特点是低功耗。低功耗和小型化尤其重要。因此，正在开发在此类产品中使用的半导体器件以实现低功耗和小型化。
[0005]通过对生产具有较低电源电压的电路的制造工艺的改进，可能已经使半导体器件小型化。然而，可能引起下面的问题，即，在掉电模式下泄漏电流增大，以及在激活模式下不能提高运行速度。为了解决这些问题，已经提出了功率门控技术。
[0006]在功率门控技术中，具有相对高的阈值电压的MOS(金属氧化物半导体)晶体管串联耦接在电源电压(或接地电压)与逻辑电路之间，使得：MOS晶体管在激活模式(上电模式)下被导通以将电源电压(或接地电压)供应给具有相对低阈值电压的逻辑电路，从而提高逻辑电路的操作速度，以及MOS晶体管在掉电模式下被关断以将逻辑电路从电源电压(或接地电压)切断，从而减小逻辑电路的泄漏电流(亚阈值电流)。
[0007]特别地，功率门控技术在减少用于便携式电器(其处于掉电模式的时间比处于激活模式的时间更长)的大规模集成(LSI)芯片的功率消耗方面特别有用。如果使用了应用这种功率门控技术的电力网络，则可以在掉电模式下有效地抑制泄漏电流，并且可以在激活模式下通过流过适当电平的电流来提高逻辑电路的运行速度。

技术实现思路

[0008]各种实施例针对一种能够防止在退出掉电模式并且进入激活模式的过程中发生功率门控误差的半导体器件。
[0009]在一个实施例中，一种半导体器件可以包括：第一缓冲电路，其被配置为响应于第一选择信号而在掉电模式下接收芯片选择信号；第二缓冲电路，其被配置为响应于第一选择信号而在激活模式下接收芯片选择信号；电源电路，其被配置为响应于第二选择信号而在激活模式下将外部电力供应给多个逻辑元件，以及响应于第二选择信号而在掉电模式下不将外部电力供应给多个逻辑元件；以及选择控制电路，其被配置为在掉电模式下使第二选择信号的逻辑电平在经由第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使第一选择信号的逻辑电平在第一芯片选择信号的接着的第二边沿处转变，以从掉电模式退出并进入激活模式。
[0010]选择控制电路可以包括：检测电路，其被配置为在掉电模式下检测第一芯片选择信号的第一边沿和第二边沿；以及选择信号发生电路，其被配置为响应于检测电路的输出信号和对应于掉电模式的掉电命令来产生第一选择信号和第二选择信号。
[0011]检测电路可以包括：第一边沿检测电路，其被配置为通过在掉电模式下检测第一芯片选择信号的第一边沿来产生第一边沿检测信号；以及第二边沿检测电路，其被配置为通过在掉电模式下响应于第一边沿检测信号而检测第一芯片选择信号的第二边沿来产生第二边沿检测信号。
[0012]选择信号发生电路可以包括：第一选择信号发生电路，其被配置为响应于第二边沿检测信号而将第一选择信号设置为第一逻辑电平；以及第二选择信号发生电路，其被配置为响应于第一边沿检测信号而将第二选择信号设置为第一逻辑电平。
[0013]选择控制电路可以响应于掉电命令而通过使第一选择信号的逻辑电平转变以及然后通过在第一选择信号的逻辑电平转变之后经过设定量的时间使第二选择信号的逻辑电平转变来从激活模式进入掉电模式。
[0014]第一选择信号发生电路可以响应于掉电命令而将第一选择信号设置为第二逻辑电平，以及第二选择信号发生电路可以响应于掉电命令而在第一选择信号被设置成第二逻辑电平之后经过设定量的时间将第二选择信号设置为第二逻辑电平。
[0015]第一缓冲电路可以在第一选择信号被设置为第二逻辑电平的时段期间通过缓冲从外部接收的芯片选择信号来输出第一芯片选择信号，而可以在第一选择电路被设置为第一逻辑电平的时段期间被禁止，以及第二缓冲电路可以在第一选择信号被设置为第一逻辑电平的时段期间通过缓冲从外部接收的芯片选择信号来输出第二芯片选择信号，而可以在第一选择信号被设置为第二逻辑电平的时段期间被禁止。
[0016]电源电路可以在第二选择信号被设置为第一逻辑电平的时段期间通过使外部电力线与虚拟电力线耦接来将外部电力供应给多个逻辑元件，而可以在第二选择信号被设置为第二逻辑电平的时段期间通过切断外部电力线与虚拟电力线的耦接来阻止将外部电力供应给多个逻辑元件。
[0017]在一个实施例中，一种半导体器件可以包括：第一缓冲电路，其被配置为响应于第一选择信号而在第一掉电模式或第二掉电模式下接收芯片选择信号；第二缓冲电路，其被配置为响应于第一选择信号而在激活模式下接收芯片选择信号；电源电路，其被配置为响应于第二选择信号而在激活模式下将外部电力供应给多个逻辑元件，以及响应于第二选择信号而在第一掉电模式或第二掉电模式下不将外部电力供应给多个逻辑元件；以及选择控制电路，其被配置为在第一掉电模式或第二掉电模式下使第二选择信号的逻辑电平在经由第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使第一选择信号的逻辑电平在第一芯片选择信号的接着的第二边沿处转变，以从掉电模式退出并进入激活模式。在第一掉电模式下，选择控制电路可以接收经由第一缓冲电路第一次接收到的芯片选择信号作为第一芯片选择信号。在第二掉电模式下，选择控制电路可以接收经由第一缓冲电路第一次接收到的芯片选择信号作为第三芯片选择信号，以及可以接收在第二掉电模式下经由第一缓冲电路第二次接收到的芯片选择信号作为第一芯片选择信号。
[0018]选择控制电路可以包括：检测电路，其被配置为在第一掉电模式下检测第一芯片选择信号的第一边沿和第二边沿，以及在第二掉电模式下检测第三芯片选择信号的边沿以
及第一芯片选择信号的第一边沿和第二边沿；以及选择信号发生电路，其被配置为响应于检测电路的输出信号、与第一掉电模式对应的第一掉电命令和与第二掉电模式对应的第二掉电命令来产生第一选择信号和第二选择信号。
[0019]检测电路可以包括：第一边沿检测电路，其被配置为通过在第一掉电模式或第二掉电模式下检测第一芯片选择信号的第一边沿来产生第一边沿检测信号，以及通过在第二掉电模式下检测第三芯片选择信号的第一边沿来产生第三边沿检测信号；以及第二边沿检测电路，其被配置为通过在第一掉电模式或第二掉电模式下响应于第一边沿检测信号而检测第一芯片选择信号的第二边沿来产生第二边沿检测信号。
[0020]选择信号发生电路可以包括：第一选择信号发生电路，其被配置为响应于第二边沿检测信号而将第一选择信号设置为第一逻辑电平；以及第二选择信号发生电路，其被配置为响应于第一边沿检测信号而将第二选择本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一缓冲电路，其被配置为响应于第一选择信号而在掉电模式下接收芯片选择信号；第二缓冲电路，其被配置为响应于所述第一选择信号而在激活模式下接收所述芯片选择信号；电源电路，其被配置为：响应于第二选择信号而在所述激活模式下向多个逻辑元件供应外部电力，以及响应于所述第二选择信号而在所述掉电模式下不向所述多个逻辑元件供应外部电力；以及选择控制电路，其被配置为：在所述掉电模式下使所述第二选择信号的逻辑电平在经由所述第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使所述第一选择信号的逻辑电平在所述第一芯片选择信号的接着的第二边沿处转变，以从所述掉电模式退出并进入所述激活模式。2.根据权利要求1所述的半导体器件，其中，所述选择控制电路包括：检测电路，其被配置为在所述掉电模式下检测所述第一芯片选择信号的所述第一边沿和所述第二边沿；以及选择信号发生电路，其被配置为响应于所述检测电路的输出信号和与所述掉电模式相对应的掉电命令来产生所述第一选择信号和所述第二选择信号。3.根据权利要求2所述的半导体器件，其中，所述检测电路包括：第一边沿检测电路，其被配置为通过在所述掉电模式下检测所述第一芯片选择信号的所述第一边沿来产生第一边沿检测信号；以及第二边沿检测电路，其被配置为通过在所述掉电模式下响应于所述第一边沿检测信号而检测所述第一芯片选择信号的所述第二边沿来产生第二边沿检测信号。4.根据权利要求3所述的半导体器件，其中，所述选择信号发生电路包括：第一选择信号发生电路，其被配置为响应于所述第二边沿检测信号而将所述第一选择信号设置为第一逻辑电平；以及第二选择信号发生电路，其被配置为响应于所述第一边沿检测信号而将所述第二选择信号设置为第一逻辑电平。5.根据权利要求4所述的半导体器件，其中，所述选择控制电路响应于所述掉电命令而通过使所述第一选择信号的逻辑电平转变以及然后通过在所述第一选择信号的逻辑电平转变之后经过设定量的时间使所述第二选择信号的逻辑电平转变来从所述激活模式进入所述掉电模式。6.根据权利要求5的半导体器件，其中，所述第一选择信号发生电路响应于所述掉电命令而将所述第一选择信号设置为第二逻辑电平，以及所述第二选择信号发生电路响应于所述掉电命令而在所述第一选择信号被设置为所述第二逻辑电平之后经过设定量的时间将所述第二选择信号设置为第二逻辑电平。7.根据权利要求6的半导体器件，其中，所述第一缓冲电路在所述第一选择信号被设置为第二逻辑电平的时段期间通过缓冲从外部接收的所述芯片选择信号来输出所述第一芯片选择信号，而在所述第一选择信号被设置为所述第一逻辑电平的时段期间被禁止；以及
所述第二缓冲电路在所述第一选择信号被设置为所述第一逻辑电平的时段期间通过缓冲从外部接收的所述芯片选择信号来输出第二芯片选择信号，而在所述第一选择信号被设置为所述第二逻辑电平的时段期间被禁止。8.根据权利要求7所述的半导体器件，其中，所述电源电路在所述第二选择信号被设置为所述第一逻辑电平的时段期间通过使外部电力线与虚拟电力线耦接来向所述多个逻辑元件供应外部电力，而在所述第二选择信号被设置为所述第二逻辑电平的时段期间通过切断所述外部电力线与所述虚拟电力线的耦接来阻止向所述多个逻辑元件供应所述外部电力。9.一种半导体器件，包括：第一缓冲电路，其被配置为响应于第一选择信号而在第一掉电模式或第二掉电模式下接收芯片选择信号；第二缓冲电路，其被配置为响应于所述第一选择信号而在激活模式下接收所述芯片选择信号；电源电路，其被配置为：响应于第二选择信号而在所述激活模式下向多个逻辑元件供应外部电力，以及响应于所述第二选择信号而在所述第一掉电模式或所述第二掉电模式下不向所述多个逻辑元件供应外部电力；以及选择控制电路，其被配置为：在所述第一掉电模式或所述第二掉电模式下使所述第二选择信号的逻辑电平在经由所述第一缓冲电路接收的第一芯片选择信号的第一边沿处转变，以及然后使所述第一选择信号的逻辑电平在所述第一芯片选择信号的接着的第二边沿处转变，以从所述掉电模式退出并进入所述激活模式，其中，在所述第一掉电模式下，所述选择控制电路接收经由所述第一缓冲电路第一次接收到的所述芯片选择信号作为所述第一芯片选择信号，以及其中，在所述第二掉电模式下，所述选择控制电路接收经由所述第一缓冲电路第一次接收到的所述芯片选择信号作为第三芯片选择信号，以及接收在所述第二掉电模式下经由所述第一缓冲电路第二次接收到的芯片选择信号作为所述第一芯片选择信号。10.根据权利要求9所述的半导体器件，其中，所述选择控制电路包括：检测电路，其被配置为：在所述第...

【专利技术属性】
技术研发人员：金雄来，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：