半导体器件及其制作方法技术

本发明专利技术提供一种半导体器件的制作方法，包括：提供衬底；在衬底中形成位于第一区域的第一浅沟槽隔离结构以及位于第二区域的至少两个第二浅沟槽隔离结构；形成第二掩膜层；依次刻蚀位于第二区域的第二掩膜层以及至少两个第二浅沟槽隔离结构，以于相邻两个第二浅沟槽隔离结构之间形成半导体突起。隔离结构之间形成半导体突起。隔离结构之间形成半导体突起。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件及其制作方法
[0001]本申请要求于2021年5月12日提交的国际申请号为PCT/CN2021/093323的优先权以及于2021年6月30日提交的国际申请号为PCT/CN2021/103677的优先权，案件名称均为“MEMORY PERIPHERAL CIRCUIT HAVING THREE
‑
DIMENSIONAL TRANSISTORS AND METHOD FOR FORMING THE SAME”，其全部内容通过引用并入本文。


[0002]本专利技术涉及半导体
，尤其涉及一种半导体器件及其制作方法。

技术介绍

[0003]在现有集成电路的半导体器件中，通常包括高压器件区和低压器件区，二者都采用平面型晶体管。随着CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺的快速发展，人们对于集成电路的集成度和性能要求越来越高，对应地，要求将半导体器件的特征尺寸进一步缩小，当特征尺寸按比例缩小到22nm时，平面型晶体管结构会出现严重的短沟道效应，严重地影响到器件性能。
[0004]技术解决方案
[0005]本专利技术提供一种半导体器件的制作方法，其包括：
[0006]提供衬底，所述衬底包括第一区域和第二区域；在所述衬底中形成位于所述第一区域的第一浅沟槽隔离结构以及位于所述第二区域的至少两个第二浅沟槽隔离结构；在所述衬底、所述第一浅沟槽隔离结构以及所述至少两个第二浅沟槽隔离结构上形成第二掩膜层；依次刻蚀位于所述第二区域的第二掩膜层以及所述至少两个第二浅沟槽隔离结构，以于相邻两个所述第二浅沟槽隔离结构之间形成半导体突起。
[0007]优选的，所述衬底上形成有第一掩膜层；所述依次刻蚀位于所述第二区域的第二掩膜层以及所述至少两个第二浅沟槽隔离结构，包括：在所述第二掩模层上形成第二光阻层；依次刻蚀位于所述第二区域的第二光阻层以及第二掩膜层，直至暴露位于所述第二区域的第一掩膜层以及至少两个第二浅沟槽隔离结构；去除位于所述第一区域的第二光阻层；以暴露的第一掩模层和位于所述第二区域的剩余第二掩膜层为掩模，刻蚀所述至少两个第二浅沟槽隔离结构。
[0008]优选的，所述在所述第二掩模层上形成第二光阻层，包括：在所述第二掩膜层上形成保护层；在所述保护层上形成所述第二光阻层。
[0009]优选的，所述衬底与所述第一掩膜层之间还形成有位于所述第一区域的第一器件氧化层和所述第二区域的第二器件氧化层；所述刻蚀至少两个所述第二浅沟槽隔离结构之后，还包括：去除所述第一掩模层以及所述剩余第二掩模层；在所述半导体突起的两侧形成补充氧化层，以延展所述第二器件氧化层。
[0010]优选的，所述第二掩膜层为氮化硅或多晶硅；当所述第二掩膜层为多晶硅时，所述去除所述第一掩模层以及所述剩余第二掩模层，包括：对所述半导体突起的两侧进行碳或锗掺杂；依次去除所述剩余第二掩膜层以及所述第一掩膜层。
[0011]优选的，所述对半导体突起的两侧进行碳掺杂，包括：在所述剩余第二掩膜层上形成第三掩膜层；以所述第三掩膜层以及位于所述第二区域的第一掩膜层为掩膜，对所述半导体突起的两侧进行碳或锗掺杂。
[0012]优选的，所述在所述半导体突起的两侧形成补充氧化层，以延展所述第二器件氧化层之后，还包括：在所述第一器件氧化层上形成第一栅极层；在延展的所述第二器件氧化层上形成第二栅极层。
[0013]优选的，所述第一器件氧化层在第一方向上的厚度大于所述第二器件氧化层在所述第一方向上的厚度。
[0014]优选的，在所述衬底中形成位于所述第一区域的第一浅沟槽隔离结构以及位于所述第二区域的至少两个第二浅沟槽隔离结构，包括：在所述衬底中形成隔离槽，所述隔离槽包括位于第一区域的第一子隔离槽以及位于第二区域的至少两个第二子隔离槽；在所述隔离槽中填充隔离材料，以分别在所述第一区域和第二区域形成所述第一浅沟槽隔离结构和所述至少两个第二浅沟槽隔离结构。
[0015]优选的，所述在所述隔离槽中填充隔离材料包括：在所述隔离槽中及所述第一掩膜层上沉积所述隔离材料，以填满所述隔离槽；平坦化所述隔离材料，以使所述隔离槽中的所述隔离材料与所述第一掩膜层平齐。
[0016]优选的，所述第一掩模层材料为氮化硅。
[0017]优选的，所述第二掩膜层为氮化硅或多晶硅；当所述第二掩膜层为多晶硅时，所述在所述衬底、所述第一浅沟槽隔离结构以及至少两个所述第二浅沟槽隔离结构上形成第二掩膜层，包括：在所述第一掩膜层、所述第一浅沟槽隔离结构以及所述第二浅沟槽隔离结构上形成缓冲层；在所述缓冲层上形成所述第二掩膜层。
[0018]优选的，所述缓冲层的厚度范围为8nm～9nm。
[0019]优选的，所述第一区域用于形成平面型晶体管，所述第二区域用于形成鳍式晶体管。
[0020]优选的，所述第一浅沟槽隔离结构高出所述衬底，且所述衬底高出所述沟槽隔离结构。
[0021]第二方面，本专利技术还提供一种半导体器件，其包括：衬底，所述衬底包括第一区域和第二区域；分别位于所述第一区域和所述第二区域的第一浅沟槽隔离结构和至少两个第二浅沟槽隔离结构，相邻两个所述第二浅沟槽隔离结构之间具有半导体突起；位于所述第一区域的第一器件氧化层，以及位于所述第二区域且包覆所述半导体突起的第二器件氧化层；位于所述第一器件氧化层上的第一栅极层，以及位于所述第二器件氧化层上的第二栅极层。
[0022]优选的，所述第一区域用于形成平面型晶体管，所述第二区域用于形成鳍式晶体管。
[0023]优选的，所述第一浅沟槽隔离结构高出所述衬底，且所述衬底高出所述第二浅沟槽隔离结构。
[0024]优选的，所述第一器件氧化层在第一方向上的厚度大于所述第二器件氧化层在所述第一方向上的厚度。
附图说明
[0025]图1是本专利技术实施例提供的一种半导体器件的制作方法流程图；
[0026]图2是本专利技术实施例提供的另一种半导体器件的制作方法流程图；
[0027]图3是本专利技术实施例提供的又一种半导体器件的制作方法流程图；
[0028]图4A～图4P是本专利技术实施例的半导体器件在各阶段时的剖面结构示意图；
[0029]图5A～图5B是本专利技术实施例提供的当第二掩膜层为多晶硅时，半导体器件在形成缓冲层时的剖面结构示意图。
[0030]图6A～图6B本专利技术实施例提供的当第二掩膜层为多晶硅时，半导体器件在掺杂阶段的剖面结构示意图。
[0031]本专利技术的实施方式
[0032]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0033]在本专利技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件的制作方法，其包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底中形成位于所述第一区域的第一浅沟槽隔离结构以及位于所述第二区域的至少两个第二浅沟槽隔离结构；在所述衬底、所述第一浅沟槽隔离结构以及所述至少两个第二浅沟槽隔离结构上形成第二掩膜层；依次刻蚀位于所述第二区域的第二掩膜层以及所述至少两个第二浅沟槽隔离结构，以于相邻两个所述第二浅沟槽隔离结构之间形成半导体突起。2.根据权利要求1所述的半导体器件的制作方法，其中，所述衬底上形成有第一掩膜层；所述依次刻蚀位于所述第二区域的第二掩膜层以及所述至少两个第二浅沟槽隔离结构，包括：在所述第二掩模层上形成第二光阻层；依次刻蚀位于所述第二区域的第二光阻层以及第二掩膜层，直至暴露位于所述第二区域的第一掩膜层以及至少两个第二浅沟槽隔离结构；去除位于所述第一区域的第二光阻层；以暴露的第一掩模层和位于所述第二区域的剩余第二掩膜层为掩模，刻蚀所述至少两个第二浅沟槽隔离结构。3.根据权利要求2所述的半导体器件的制作方法，其中，所述在所述第二掩模层上形成第二光阻层，包括：在所述第二掩膜层上形成保护层；在所述保护层上形成所述第二光阻层。4.根据权利要求2所述的半导体器件的制作方法，其中，所述衬底与所述第一掩膜层之间还形成有位于所述第一区域的第一器件氧化层和所述第二区域的第二器件氧化层；所述刻蚀至少两个所述第二浅沟槽隔离结构之后，还包括：去除所述第一掩模层以及所述剩余第二掩模层；在所述半导体突起的两侧形成补充氧化层，以延展所述第二器件氧化层。5.根据权利要求4所述的半导体器件的制作方法，其中，所述第二掩膜层为氮化硅或多晶硅；当所述第二掩膜层为多晶硅时，所述去除所述第一掩模层以及所述剩余第二掩模层，包括：对所述半导体突起的两侧进行碳或锗掺杂；依次去除所述剩余第二掩膜层以及所述第一掩膜层。6.根据权利要求5所述的半导体器件的制作方法，其中，所述对半导体突起的两侧进行碳掺杂，包括：在所述剩余第二掩膜层上形成第三掩膜层；以所述第三掩膜层以及位于所述第二区域的第一掩膜层为掩膜，对所述半导体突起的两侧进行碳或锗掺杂。7.根据权利要求4所述的半导体器件的制作方法，其中，所述在所述半导体突起的两侧形成补充氧化层，以延展所述第二器件氧化层之后，还包括：在所述第一器件氧化层上形成第一栅极层；
在延展的所述第二器件氧化层上形成第二栅极层。8.根据权利要求4所述的半导体器件的制作方法，其中，所述第一器件氧化层在第一方向上的厚度大于所述第二器件氧化层在所述第一...

【专利技术属性】
技术研发人员：张权，姚兰，周璐，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：