忆阻器阵列结构及其操作方法、神经网络稀疏化装置制造方法及图纸

本公开提供了一种忆阻器阵列结构及其操作方法、神经网络稀疏化装置。其中，该忆阻器阵列结构包括多个结构子阵列，多个结构子阵列中的每个结构子阵列包括多个忆阻器单元、多个第一晶体管单元和多个第二晶体管单元。多个忆阻器单元分布排列形成忆阻器阵列，多个第一晶体管单元在第一方向上与忆阻器阵列的两端的多个忆阻器单元分别对应相连；多个第二晶体管单元在第二方向上与忆阻器阵列的另两端的多个忆阻器单元分别对应相连；其中，在第一方向上，多个第一晶体管单元与忆阻器阵列的两端的相邻忆阻器阵列对应相连；在第二方向上，多个第二晶体管单元与忆阻器阵列的另两端的相邻忆阻器阵列对应相连。阻器阵列对应相连。阻器阵列对应相连。

【技术实现步骤摘要】
忆阻器阵列结构及其操作方法、神经网络稀疏化装置


[0001]本公开涉及半导体器件及集成电路领域，尤其涉及一种适用稀疏矩阵乘加运算的高集成度的忆阻器阵列结构及其操作方法、神经网络稀疏化装置。

技术介绍

[0002]存内计算是一种非冯诺依曼架构，通过利用器件或电路的存算一体功能，显著降低逻辑运算中搬运的数据规模，从而提高硬件运算效率、降低功耗，被广泛认为是深度学习算法的硬件加速方法。忆阻器是实现一种存内计算架构的基本功能器件，具备低功耗、高计算密度等性能特征。基于忆阻器的交叉阵列结构，能够实现高并行度的向量
‑
矩阵乘加运算(VMM)，是加速深度学习算法的硬件基础。

技术实现思路

[0003](一)要解决的技术问题
[0004]为解决现有技术中实现稀疏型深度神经网络过程中所存在的技术问题至少之一，本公开提供了一种应用于稀疏矩阵乘加运算的忆阻器阵列结构及其操作方法、神经网络稀疏化装置。
[0005](二)技术方案
[0006]本公开的一个方面提供了一种忆阻器阵列结构，其中，包括多个结构子阵列，多个结构子阵列中的每个结构子阵列包括多个忆阻器单元、多个第一晶体管单元和多个第二晶体管单元。多个忆阻器单元分布排列形成忆阻器阵列，多个第一晶体管单元在第一方向上与忆阻器阵列的两端的多个忆阻器单元分别对应相连；多个第二晶体管单元在第二方向上与忆阻器阵列的另两端的多个忆阻器单元分别对应相连；其中，在第一方向上，多个第一晶体管单元与忆阻器阵列的两端的相邻忆阻器阵列对应相连；在第二方向上，多个第二晶体管单元与忆阻器阵列的另两端的相邻忆阻器阵列对应相连。
[0007]根据本公开的实施例，忆阻器阵列包括多个第一子阵列或者多个第二子阵列。多个第一子阵列在第二方向上依次排布设置；多个第二子阵列在第一方向上依次排布设置；其中，多个第一子阵列中的忆阻器单元数量、多个第二子阵列中的忆阻器单元数量以及忆阻器阵列的忆阻器单元数量相等。
[0008]根据本公开的实施例，多个忆阻器单元中的每个忆阻器单元包括顶电极、底电极和介质层。顶电极与多个第一子阵列中的对应一个第一子阵列在第一方向上的第一字线相连；底电极与多个第二子阵列中的对应一个第二子阵列在第二方向上的第一位线相连；介质层位于顶电极和底电极之间，用于实现每个忆阻器单元的阻变。
[0009]根据本公开的实施例，多个第一晶体管单元中的每个第一晶体管单元包括栅极、源极和漏极。栅极与多个第一子阵列中的对应一个第一子阵列在第一方向上的第二字线相连；源极与多个第一子阵列中的对应一个第一子阵列在第一方向上的第一字线相连，或与相邻忆阻器阵列中的对应一个第一子阵列在第一方向上的另一第一字线相连；漏极与相邻
忆阻器阵列中的对应一个第一子阵列在第一方向上的另一第一字线相连，或与多个第一子阵列中的对应一个第一子阵列在第一方向上的第一字线相连。
[0010]根据本公开的实施例，多个第二晶体管单元中的每个第二晶体管单元包括栅极、源极和漏极。栅极与多个第二子阵列中的对应一个第二子阵列在第二方向上的第二位线相连；源极与多个第二子阵列中的对应一个第二子阵列在第二方向上的第一位线相连，或与相邻忆阻器阵列中的对应一个第二子阵列在第二方向上的另一第一位线相连；漏极与相邻忆阻器阵列中的对应一个第二子阵列在第二方向上的另一第一位线相连，或与多个第二子阵列中的对应一个第二子阵列在第二方向上的第一位线相连。
[0011]本公开的另一个方面提供了一种上述的忆阻器阵列结构的操作方法，其中，包括：选通忆阻器阵列中的至少一个忆阻器单元；对选通的至少一个忆阻器单元执行读操作或写操作，以控制至少一个忆阻器单元发生阻变。
[0012]根据本公开的实施例，在选通忆阻器阵列中的至少一个忆阻器单元中，包括：在至少一个忆阻器单元所在的第二字线和第二位线上施加开启电压，并将其他第二字线和第二位线接地。
[0013]根据本公开的实施例，在对选通的至少一个忆阻器单元执行读操作或写操作之前还包括：对至少一个忆阻器单元所在的第一字线和第一位线上施加读取信号或写入信号，并将其他第一字线和第一位线置于浮置状态。
[0014]根据本公开的实施例，在对选通的至少一个忆阻器单元执行读操作或写操作中，包括：对至少一个忆阻器单元所在的第一字线施加读取电压，并通过所在的第一位线读取对应读取电压的电流值或电压值；或者对至少一个忆阻器单元所在的第一位线施加读取电压，并通过所在的第一字线读取对应读取电压的电流值或电压值。
[0015]根据本公开的实施例，在对选通的至少一个忆阻器单元执行读操作或写操作中，包括：对至少一个忆阻器单元所在的第一字线上施加第一编程电压，并将所在的第一位线接地；或者对至少一个忆阻器单元所在的第一位线上施加第二编程电压，并将所在的第一字线接地；其中，第一编程电压与第二编程电压方向相反、大小相等。
[0016]本公开的又一个方面提供了一种神经网络稀疏化装置，其中，该装置基于上述的忆阻器阵列结构实现。
[0017](三)有益效果
[0018]本公开提供了一种应用于稀疏矩阵乘加运算的忆阻器阵列结构及其操作方法、神经网络稀疏化装置。其中，该忆阻器阵列结构包括多个结构子阵列，多个结构子阵列中的每个结构子阵列包括多个忆阻器单元、多个第一晶体管单元和多个第二晶体管单元。多个忆阻器单元分布排列形成忆阻器阵列，多个第一晶体管单元在第一方向上与忆阻器阵列的两端的多个忆阻器单元分别对应相连；多个第二晶体管单元在第二方向上与忆阻器阵列的另两端的多个忆阻器单元分别对应相连；其中，在第一方向上，多个第一晶体管单元与忆阻器阵列的两端的相邻忆阻器阵列对应相连；在第二方向上，多个第二晶体管单元与忆阻器阵列的另两端的相邻忆阻器阵列对应相连。基于本公开实施例的上述忆阻器阵列结构能够在保证稀疏矩阵乘加运算的运算精度的情况下，适配具有局部低串扰特性的系数矩阵与向量的乘加运算，而且通过减少阵列内选通晶体管的数量提高忆阻器阵列的集成度。
附图说明
[0019]图1A示意性示出了根据本公开实施例的忆阻器阵列结构的组成图；
[0020]图1B示意性示出了根据本公开实施例的忆阻器阵列的一组成图(一个忆阻器单元被选中)；
[0021]图1C示意性示出了根据本公开实施例的忆阻器阵列的另一组成图(四个忆阻器单元被选中)；
[0022]图2示意性示出了根据本公开实施例的忆阻器阵列结构的操作方法的流程图；
[0023]图3示意性示出了根据本公开实施例的忆阻器阵列结构的权重映射过程的应用场景图；
[0024]图4示意性示出了根据本公开实施例的应用忆阻器阵列结构的神经网络权重矩阵的生成方法的流程图；以及
[0025]图5示意性示出了根据本公开实施例的对应于图4所示的神经网络稀疏矩阵图。
具体实施方式
[0026]为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。
[0027]需要说明的是，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种忆阻器阵列结构，其中，包括多个结构子阵列，所述多个结构子阵列中的每个结构子阵列包括：多个忆阻器单元，分布排列形成忆阻器阵列，多个第一晶体管单元，在第一方向上与所述忆阻器阵列的两端的多个忆阻器单元分别对应相连；多个第二晶体管单元，在第二方向上与所述忆阻器阵列的另两端的多个忆阻器单元分别对应相连；其中，在所述第一方向上，所述多个第一晶体管单元与所述忆阻器阵列的两端的相邻忆阻器阵列对应相连；在所述第二方向上，所述多个第二晶体管单元与所述忆阻器阵列的另两端的相邻忆阻器阵列对应相连。2.根据权利要求1所述的方法，其中，所述忆阻器阵列包括：多个第一子阵列，在所述第二方向上依次排布设置；或者多个第二子阵列，在所述第一方向上依次排布设置；其中，所述多个第一子阵列中的忆阻器单元数量、所述多个第二子阵列中的忆阻器单元数量以及所述忆阻器阵列的忆阻器单元数量相等。3.根据权利要求2所述的方法，其中，所述多个忆阻器单元中的每个忆阻器单元包括：顶电极，与所述多个第一子阵列中的对应一个第一子阵列在第一方向上的第一字线相连；底电极，与所述多个第二子阵列中的对应一个第二子阵列在第二方向上的第一位线相连；介质层，位于所述顶电极和所述底电极之间，用于实现所述每个忆阻器单元的阻变。4.根据权利要求3所述的方法，其中，所述多个第一晶体管单元中的每个第一晶体管单元包括：栅极，与所述多个第一子阵列中的对应一个第一子阵列在第一方向上的第二字线相连；源极，与所述多个第一子阵列中的对应一个第一子阵列在第一方向上的第一字线相连，或与所述相邻忆阻器阵列中的对应所述一个第一子阵列在第一方向上的另一第一字线相连；漏极，与所述相邻忆阻器阵列中的对应所述一个第一子阵列在第一方向上的另一第一字线相连，或与所述多个第一子阵列中的对应一个第一子阵列在第一方向上的第一字线相连。5.根据权利要求3所述的方法，其中，所述多个第二晶体管单元中的每个第二晶体管单元包括：栅极，与所述多个第二子阵列中的对应一个第二子阵列在第二方向上的第二位线相连；源极，与所述多个第二子阵列中的对应一个第...

【专利技术属性】
技术研发人员：周正，黄鹏，韩丽霞，康晋锋，
申请(专利权)人：北京大学，
类型：发明
国别省市：