使用自对准多重图案化和气隙的三维(3D)存储器设备和制造方法技术

提供了三维(3D)NAND存储器设备和方法。在一个方面，一种制造方法包括：在衬底之上形成导体/绝缘体堆叠体，通过导体/绝缘体堆叠体来配置存储单元，形成导电层，去除导电层的部分以在导电层中形成开口，在开口的空间中沉积电介质材料，并在该空间中形成气隙。并在该空间中形成气隙。并在该空间中形成气隙。

【技术实现步骤摘要】
【国外来华专利技术】使用自对准多重图案化和气隙的三维(3D)存储器设备和制造方法


[0001]本申请总体涉及半导体
，具体地说，本申请涉及使用自对准多重图案化(self
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aligned multiple patterning,SAMP)和气隙的三维(three
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dimensional,3D)存储器设备和制造方法。

技术介绍

[0002]与非(NAND)存储器是一种不需要电源来保持存储的数据的非易失性类型的存储器。消费电子、云计算和大数据不断增长的需求带来了对更大容量和更好性能的NAND存储器的持续需求。随着传统二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在发挥着重要作用。3D NAND存储器在单个管芯上使用多个堆叠层，以实现更高的密度、更高的容量、更快的性能、更低的功耗和更好的成本效率。
[0003]自对准多重图案化(SAMP)是一种使用侧壁间隔物来减小心轴图案的间距并打破光刻限制的方法。SAMP制造了更窄、间距更小的金属线。然而，这些金属线会增加电阻和电容，影响3D NAND设备的编程速度。

技术实现思路

[0004]在本公开内容的一个方面，一种用于制造3D存储器设备的方法包括：提供用于所述3D存储器设备的衬底，在所述衬底的顶表面之上形成导体/绝缘体堆叠体，通过所述导体/绝缘体堆叠体来配置存储单元，在所述导体/绝缘体堆叠体的一部分之上形成包括导电材料的导电层，去除所述导电层的一部分以在所述导电层中形成开口并在所述开口中形成侧壁，在所述开口的空间中沉积电介质材料，并在所述空间中形成气隙。功能层延伸穿过所述导体/绝缘体堆叠体，并且形成在半导体沟道和所述导体/绝缘体堆叠体之间。每个存储单元包括所述功能层的一部分和所述半导体沟道。所述侧壁的表面包括所述导电材料。所述电介质材料围绕所述气隙。
[0005]在本公开内容的另一个方面，一种3D存储器设备包括衬底、在所述衬底之上形成的导体/绝缘体堆叠体、延伸穿过所述导体/绝缘体堆叠体的功能层和半导体沟道、穿过导体/绝缘体堆叠体形成的存储单元、以及由导电材料形成的导电块，所述导电块具有由所述导电材料形成的侧壁并形成在所述导体/绝缘体堆叠体的一部分之上。在所述半导体沟道和所述导体/绝缘体堆叠体之间形成所述功能层。每个存储单元包括所述功能层的一部分和所述半导体沟道的一部分。通过具有电介质材料和气隙的空间来隔开所述侧壁。所述气隙被所述电介质材料包围。
[0006]在本公开内容的另一个方面，一种用于形成具有图案的金属块的方法包括：提供衬底，在所述衬底之上形成金属层，在所述金属层之上形成掩模层，在所述掩模层之上形成所述图案，根据所述图案来形成图案化掩膜层，基于所述图案化掩膜层来去除所述金属层的部分以在所述金属层中形成开口并在所述开口中形成两个相对的侧壁，在所述开口的空
间中沉积电介质材料，并在所述空间中形成气隙。所述电介质材料围绕所述气隙。所述两个相对的侧壁之间的距离为50纳米或更小。
[0007]在本公开内容的另一个方面，一种存储器装置包括：用于接收输入的输入/输出(input/output，I/O)组件、用于缓冲信号的缓冲器、用于实施操作的控制器、和3D存储器设备。所述3D存储器设备包括衬底和导电块。所述导电块由导电材料形成，所述导电块具有由所述导电材料形成的侧壁，并形成在所述衬底的一部分之上。通过具有电介质材料和气隙的空间来分隔开所述侧壁。所述气隙被所述电介质材料包围。
[0008]根据本公开内容的说明书、权利要求和附图，本领域技术人员可以理解本公开内容的其它方面。
附图说明
[0009]图1和图2示出了根据本公开内容的各个方面的在制造过程期间的某些阶段的示例性三维(3D)阵列设备的截面图；
[0010]图3和图4示出了根据本公开内容的各个方面的在形成沟道孔和功能层之后的图2中所示的3D阵列设备的俯视图和截面图；
[0011]图5和图6示出了根据本公开内容的各个方面的在形成栅极线缝隙之后的图3和图4中所示的3D阵列设备的俯视图和截面图；
[0012]图7、图8和图9示出了根据本公开内容的各个方面的图5和图6中所示的3D阵列设备在制造过程中的某些阶段的截面图；
[0013]图10和11示出了根据本公开内容的各个方面的图9中所示的3D阵列设备在制造过程中的某些阶段的截面图；
[0014]图12A
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12I示出了根据本公开内容的各个方面的用于描述自对准多重图案化(SAMP)工艺的俯视图和截面图；
[0015]图13示出了根据本公开内容的各个方面的示例性外围设备的截面图；
[0016]图14示出了根据本公开内容的各个方面的在图11中所示的3D阵列设备与图13中所示的外围设备进行键合之后的3D存储器设备的截面图；
[0017]图15示出了根据本公开内容的各个方面的3D存储器设备的制造的示意性流程图；以及
[0018]图16示出了根据本公开内容的各种实施例的存储器装置的框图。
具体实施方式
[0019]下面参照附图来描述本公开内容的各个方面的技术方案。在可能的情况下，将贯穿附图使用相同的附图标记来指代相同或类似的部件。显而易见的是，所描述的方面仅仅是本公开内容的各方面的一部分而非全部。可以交换和/或组合各个方面的特征。
[0020]图1
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11示意性地示出了根据本公开内容的各方面的示例性3D阵列设备100的制造工艺。3D阵列设备100是存储器设备的一部分，并也可以称为3D存储结构。在附图中，顶视图在X
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Y平面中，而截面图在Y
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Z平面中或者沿X
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Y平面中的一条线。
[0021]如图1中的截面图所示，3D阵列设备100包括衬底110。在一些方面，衬底110可以包括单晶硅层。衬底110还可以包括半导体材料，例如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘
体上硅(SOI)、绝缘体上锗(GOI)、多晶硅、或III
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V族化合物(例如，砷化镓(GaAs)或磷化铟(InP))。可选地，衬底110还可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110还可以包括沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，可以像多晶硅衬底一样处理衬底110。作为示例，在下面的描述中，衬底110包括未掺杂或轻掺杂的单晶硅层。
[0022]在一些方面，通过离子注入和/或扩散，使用n型掺杂剂对衬底110的顶部进行掺杂以形成掺杂区111。掺杂区111的掺杂剂可以包括例如磷(P)、砷(As)和/或锑(Sb)。如图1中所示，在掺杂区111之上沉积覆盖层120。覆盖层120是牺牲层，并且可以包括单层或多层。例如，覆盖层120可以包括氧化硅层和氮化硅层中的一种或多种。可以通过化学气相沉积(chemical vapor deposition，CVD)、物理本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于制造半导体设备的方法，包括：提供衬底；在所述衬底的部分之上形成包括导电材料的导电层；去除所述导电层的部分，以在所述导电层中形成开口并在所述开口中形成侧壁，所述侧壁的表面包括所述导电材料；以及在所述开口的空间中沉积电介质材料以在所述空间中形成气隙，所述电介质材料围绕所述气隙。2.根据权利要求1的方法，其中，形成所述导电层包括：使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或者它们的任何组合，来形成所述导电层。3.根据权利要求1所述的方法，其中，去除所述导电层的所述部分以形成所述开口包括：使用自对准多重图案化(SAMP)工艺来生成图案。4.根据权利要求1所述的方法，其中，所述开口的宽度为50纳米或更小。5.根据权利要求1所述的方法，还包括：当在所述开口的所述空间中沉积所述电介质材料时，直接在所述侧壁的所述表面上沉积所述电介质材料，其中，在所述侧壁的所述导电材料与所述气隙之间仅存在所述电介质材料。6.根据权利要求1所述的方法，其中，所述气隙的第一端部的宽度大于所述气隙的第二端部的宽度，所述气隙的所述第一端部与所述气隙的所述第二端部相比，更靠近所述衬底。7.根据权利要求1所述的方法，还包括：在所述导电层之上形成掩模层，并在去除所述导电层的所述部分时将所述掩模层的图案转移至所述导电层。8.根据权利要求1所述的方法，还包括：在所述衬底之上形成导体/绝缘体堆叠体，功能层延伸穿过所述导体/绝缘体堆叠体并形成在半导体沟道和所述导体/绝缘体堆叠体之间。9.根据权利要求8所述的方法，其中，形成所述导体/绝缘体堆叠体包括：形成用于所述导体/绝缘体堆叠体而交替堆叠的导电堆叠层和电介质堆叠层。10.根据权利要求8所述的方法，还包括：在延伸穿过所述导体/绝缘体堆叠体的沟道孔的侧壁上形成所述功能层，所述功能层包括阻挡层、电荷捕获层和隧穿层；以及在所述隧穿层的表面上形成所述半导体沟道。11.根据权利要求1所述的方法，其中，所述导电材料包括钨(W)、铜(Cu)、铝(Al)、钴(Co)、钛(Ti)、它们的任何合金、或者它们的任何组合。12.根据权利要求8所述的方法，还包括：形成穿过所述导体/绝缘体堆叠体的栅极线缝隙结构以分隔多个存储单元。13.一种半导体设备，包括：衬底；以及由导电材料形成的多个导电块，所述多个导电块具有由所述导电材料形成的多个侧
壁，并形成在所述衬底的部分之上，通过具有电介质材料以及由所述电介质材料包围的气隙的空间来分隔开所述多个侧壁。14.根据权利要求13所述的半导体设备，其中，所述空间的宽度为50纳米或更小。15.根据权利要求13所述的半导体设备，其中，使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或者它们的任何组合，来形成所述多个导电块。16.根据权利要求13所述的半导体设备，其中，在所述空间中的所述多个侧壁的表面上沉积所述电介质材料。17.根据权利要求13所述的半导体设备，其中，在所述导电材料和所述气隙之间仅存在所述电介质材料。18.根据权利要求13所述的半导体设备，其中，所述导电材料包括钨(W)、铜(Cu)、铝(Al)、钴(Co)、钛(Ti)、它们的任何合金、或者它们的任何组合。19.根据权利要求13所述的半导体设备，其中，所述气隙的第一端部的宽度大于所述气隙的第二端部的宽度，所述气隙的所述第一端部与所述气隙的所述第二端部相比更靠近所述衬底。20.根据权利要求13所述的半导体设备，还包括：形成在所述衬底之上的导体/绝缘体堆叠体；以及延伸穿过所述导体/绝缘体堆叠体的功能层和半导体沟道，在所述半导体沟道和所述导体/绝缘体堆叠体之间形成所述功能层...

【专利技术属性】
技术研发人员：彭进，郑祖辉，向政，石艳伟，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：