NOR型存储器件及其制造方法及包括存储器件的电子设备技术

公开了一种NOR型存储器件及包括该NOR型存储器件的电子设备。根据实施例，该NOR型存储器件可以包括NOR单元阵列和外围电路。NOR单元阵列可以包括：第一衬底；第一衬底上的存储单元的阵列，每个存储单元包括相对于第一衬底竖直延伸的第一栅堆叠以及围绕第一栅堆叠的外周的有源区；电连接到第一栅堆叠的第一结合焊盘；以及电连接到存储单元的有源区的第二结合焊盘。外围电路可以包括：第二衬底；第二衬底上的外围电路元件；以及第三结合焊盘，至少一部分第三结合焊盘电连接到外围电路元件。NOR单元阵列和外围电路被设置为使得第一结合焊盘和第二结合焊盘中的至少一些与第三结合焊盘中的至少一些彼此相对。中的至少一些彼此相对。中的至少一些彼此相对。

【技术实现步骤摘要】
NOR型存储器件及其制造方法及包括存储器件的电子设备


[0001]本公开涉及半导体领域，具体地，涉及NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。

技术介绍

[0002]在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
[0003]对于竖直型器件，可以通过彼此叠置来增加集成密度。但是，这可能会导致性能变差。因为为了方便叠置多个器件，通常使用多晶硅来作为沟道材料，导致与单晶硅的沟道材料相比电阻变大。另外，也期望能够实现存储单元与外围电路之间的高带宽连接。

技术实现思路

[0004]有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
[0005]根据本公开的一个方面，提供了一种NOR型存储器件，包括：NOR单元阵列和外围电路。NOR单元阵列可以包括：第一衬底；第一衬底上的存储单元的阵列，每个存储单元包括相对于第一衬底竖直延伸的第一栅堆叠以及围绕第一栅堆叠的外周的有源区；电连接到第一栅堆叠的第一结合焊盘；以及电连接到存储单元的有源区的第二结合焊盘。外围电路可以包括：第二衬底；第二衬底上的外围电路元件；以及第三结合焊盘，至少一部分第三结合焊盘电连接到外围电路元件。NOR单元阵列和外围电路被设置为使得第一结合焊盘和第二结合焊盘中的至少一些与第三结合焊盘中的至少一些彼此相对。。
[0006]根据本公开的另一方面，提供了一种电子设备，包括上述NOR型存储器件。
[0007]根据本公开的实施例，可以使存储单元阵列与外围电路相结合(bonding)，从而实现它们之间的高带宽连接。另外，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)NOR型存储器件。因此，在彼此叠置多个存储单元时，可以抑制电阻的增大。
附图说明
[0008]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0009]图1(a)至1(d)是示出了根据本公开实施例的NOR单元阵列的示意图，其中，图1(a)是俯视图，其中示出了AA
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线、BB
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线的位置，图1(b)是沿AA
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线的截面图，图1(c)是沿BB
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线的截面图，图1(d)是等效电路图；
[0010]图2(a)和2(b)是示出了根据本公开实施例的NOR型存储器件的示意图，其中，图2(a)是沿AA
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线的截面图，图2(b)是沿BB
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线的截面图；
[0011]图3是示出了根据本公开另一实施例的NOR型存储器件的示意图，该图是沿AA
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线的截面图；
[0012]图4(a)和4(b)是示出了根据本公开另一实施例的NOR型存储器件的示意图，其中，图4(a)是沿AA
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线的截面图，图4(b)是沿BB
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线的截面图；
[0013]图5(a)和5(b)是示出了根据本公开另一实施例的NOR型存储器件的示意图，其中，图5(a)是沿AA
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线的截面图，图5(b)是沿BB
′
线的截面图；
[0014]图6至24(b)示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图，其中，图7(a)、12(a)、13(a)、18(a)、22(a)、23(a)是俯视图，图7(a)中示出了AA
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线、BB
′
线的位置，图6、7(b)、8至11、12(b)、13(b)、14至17、18(b)、19(a)、20(a)、21(a)、22(b)、23(b)、24(a)是沿AA
′
线的截面图，图19(b)、20(b)、21(b)、22(c)、23(c)、24(b)是沿BB
′
线的截面图；
[0015]图25示意性示出了根据本公开另一实施例的NOR单元阵列的等效电路图。
[0016]贯穿附图，相同或相似的附图标记可以表示相同或相似的部件。
具体实施方式
[0017]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0018]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0019]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0020]本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
[0021]图1(a)至1(d)是示出了根据本公开实施例的NOR单元阵列的示意图。
[0022]如图1(a)至1(c)所示，NOR单元阵列可以形成在衬底1001上。在衬底1001上，叠置了器件层L1、L2。例如，器件层L1可以包括用于限定源/漏区的第一源/漏层10051、用于限定沟道区的第一沟道层10071、用于限定源/漏区的第二源/漏层10091、用于限定沟道区的第二沟道层10111以及用于限定源/漏区的第三源/漏层10131。器件层L2可以类似地包括第一源/
漏层10052、第一沟道层10072、第二源/漏层10092、第二沟道层10112以及第三源/漏层10132。尽管图中仅示出了两个器件层，但是本公开不限于此，可以包括更少(例如，一个)或者更多(例如，三个甚至更多)的器件层。器件层与衬底之间以及器件层之间，可以通过隔离层彼此隔开。在此，隔离层与层间绝缘层1037被示出为一体。
[0023]包括存储功能层102本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种NOR型存储器件，包括：NOR单元阵列，包括：第一衬底；所述第一衬底上的存储单元的阵列，每个所述存储单元包括相对于所述第一衬底竖直延伸的第一栅堆叠以及围绕所述第一栅堆叠的外周的有源区；电连接到所述第一栅堆叠的第一结合焊盘；以及电连接到所述存储单元的有源区的第二结合焊盘，以及外围电路，包括：第二衬底；所述第二衬底上的外围电路元件；以及第三结合焊盘，至少一部分所述第三结合焊盘电连接到所述外围电路元件，其中，所述NOR单元阵列和所述外围电路被设置为使得所述第一结合焊盘和所述第二结合焊盘中的至少一些与所述第三结合焊盘中的至少一些彼此相对。2.根据权利要求1所述的NOR型存储器件，其中，所述NOR单元阵列还包括所述第一衬底上覆盖所述存储单元的阵列的第一层间绝缘层，其中，所述第一结合焊盘和所述第二结合焊盘在所述第一层间绝缘层的背对所述第一衬底的表面处露出，所述外围电路还包括所述第二衬底上覆盖所述外围电路元件的第二层间绝缘层，其中，所述第三结合焊盘在所述第二层间绝缘层的背对所述第二衬底的表面处露出，所述NOR单元阵列和所述外围电路被设置为使得所述第一层间绝缘层的所述表面与所述第二层间绝缘层的所述表面彼此相对。3.根据权利要求1或2所述的NOR型存储器件，其中，所述第一衬底包括器件区和接触区，所述存储单元形成在所述器件区中，所述NOR单元阵列还包括：形成在所述第一衬底的器件区上的第一接触部，其中所述第一结合焊盘通过所述第一接触部电连接到所述第一栅堆叠；形成在所述第一衬底的接触区上的第二接触部，其中所述第二结合焊盘通过所述第二接触部电连接到所述有源区。4.根据权利要求1或2所述的NOR型存储器件，其中，所述第一结合焊盘和所述第二结合焊盘中的所述至少一些与所述第三结合焊盘中的所述至少一些通过结合部件彼此连接；或者所述第一结合焊盘和所述第二结合焊盘中的所述至少一些与所述第三结合焊盘中的所述至少一些直接键合。5.根据权利要求4所述的NOR型存储器件，其中，所述结合部件包括凸块和/或焊球。6.根据权利要求1或2所述的NOR型存储器件，其中，所述外围电路还包括延伸穿过所述第二衬底的贯穿硅通孔TSV，所述第三结合焊盘中的一个或多个设置在所述TSV中的相应一个或多个TSV上。7.根据权利要求3所述的NOR型存储器件，其中，所述有源区包括：在竖直方向上依次叠置的第一源/漏层、第一沟道层和第二源/漏层，其中，所述第一源/漏层、所述第一沟道层和所述第二源/漏层从所述器件区延伸至所述接触区，
其中，所述第二接触部包括着落于所述第一源/漏层和所述第二源/漏层的第二接触部。8.根据权利要求7所述的NOR型存储器件，其中，所述第二接触部还包括着落于所述第一沟道层上的第二接触部。9.根据权利要求7所述的NOR型存储器件，其中，所述第一源/漏层、所述第一沟道层和所述第二源/漏层在所述接触区中形成阶梯结构。10.根据权利要求7所述的NOR型存储器件，其中，所述有源区还包括：依次叠置在所述第二源/漏层上的第二沟道层和第三源/漏层，其中，所述第二沟道层和所述第三源/漏层从所述器件区延伸至所述接触区，其中，所...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：