一种三值逻辑晶体管器件结构及其制备方法技术

本发明专利技术提供一种三值逻辑晶体管器件结构及其制备方法，该结构包括：一衬底，以提供支撑；重掺杂隧穿区；位于重掺杂隧穿区上方的埋氧层；位于埋氧层上的顶层硅膜；重掺杂隧穿区两侧的源区和漏区；位于源区、漏区和重顶层硅膜上的栅氧层以及栅极。本发明专利技术使用绝缘体上半导体结构，即在重掺杂隧穿区上方增加一层埋氧层，在实现CMOS器件三值逻辑的同时，可有效避免高浓度掺杂对沟道上方阈值电压(VT)的影响。免高浓度掺杂对沟道上方阈值电压(VT)的影响。免高浓度掺杂对沟道上方阈值电压(VT)的影响。

【技术实现步骤摘要】
一种三值逻辑晶体管器件结构及其制备方法


[0001]本专利技术涉及半导体
，具体涉及一种三值逻辑晶体管器件结构及其制备方法。

技术介绍

[0002]三值CMOS器件的实现可基于多阈值电压方案与单一阈值电压方案。目前常用的方法是利用量子力学的带带隧穿效应(Band
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to
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Band Tunneling，BTBT)以获得多阈值或单一阈值电压，从而实现三值逻辑。量子隧穿效应的原理为当在栅极和源极分别加负高压和正电压且衬底接地时，在栅极和源极的交叠处建立一个高的纵向电场，而源结和衬底的PN结则偏置在高的反向电场下。在横纵向电场的共同作用下，源结表面能带向上弯曲，发生深耗尽。当能带弯曲大于禁带宽度时，价带中电子能够穿越禁带势垒隧穿到导带中形成电流，即发生了带带隧穿效应(BTBT)。BTBT产生的电子将被源极收集而空穴在PN结横向电场的加速下大部分会越过结区被衬底收集而形成带带隧穿电流(IBTBT)。IBTBT主要受体内高浓度掺杂的控制，靠近表面的低浓度掺杂决定了阈值电压(VT)。
[0003]现有技术中的一种三值逻辑晶体管器件结构如图1所示，其结构包括栅极1、栅氧层2、源区3、漏区4、设置在源区3与漏区4之间的重掺杂隧穿区7以及衬底8。这种T
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CMOS(Ternary CMOS，以下简称T
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CMOS)结构通过高浓度离子注入产生带间隧穿电流(IBTBT)，在高阈值电压和低阈值电压之间产生一个第三电压状态从而实现三值逻辑。
[0004]然而，高浓度掺杂引起的BTBT会导致漏电流的增加，并将影响沟道掺杂浓度，导致阈值电压(VT)波动，由此导通电流降低，升压变慢，T
‑
CMOS器件的速度会变慢，进而影响芯片的整体性能。另一方面，由于T
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CMOS为局部介质隔离，高浓度掺杂容易引起器件内的闩锁效应，而器件间的隔离区占芯片面积过大，也会导致寄生电容的增加，同时不利于器件的集成。

技术实现思路

[0005]有鉴于此，本专利技术提供一种三值逻辑晶体管器件结构及其制备方法，基于绝缘体上硅结构(Silicon on Insulator，SOI)，结合T
‑
CMOS技术，得到一种新型的具有三值逻辑的晶体管(SOI T
‑
CMOS)，该结构在T
‑
CMOS技术的基础上，利用已有的商用SOI，使其与同类型器件相比有益于增强沟道可控性，具有更优异的保持阈值电压(VT)稳定性的性能，同时还有益于消除闩锁效应以及减少寄生电容的影响。
[0006]为解决上述技术问题，本专利技术采用的技术方案是：一种三值逻辑晶体管器件结构，该结构包括：
[0007]一衬底，以提供支撑；
[0008]重掺杂隧穿区；
[0009]位于重掺杂隧穿区上方的埋氧层；
[0010]位于埋氧层上的顶层硅膜；
[0011]重掺杂隧穿区两侧的源区和漏区；
[0012]位于源区、漏区和重顶层硅膜上的栅氧层以及栅极。
[0013]优选地，源区、漏区的向衬底底部延伸的深度深于埋氧层的深度，以形成隧穿结构。
[0014]优选地，埋氧层的厚度大于栅氧层的厚度，以实现对重掺杂隧穿区与栅极的隔离。
[0015]一种三值逻辑晶体管器件结构的制备方法，包括：
[0016]选用SOI晶片；
[0017]对SOI晶片进行刻蚀；
[0018]重掺杂以形成重掺杂隧穿区，并选择性外延生长硅，得到源区、漏区；
[0019]淀积栅氧层，并在栅氧层上制作栅极。
[0020]优选地，SOI晶片包括衬底，埋氧层以及顶层硅膜。
[0021]优选地，对SOI晶片进行刻蚀的过程中，刻蚀深度深于顶层硅膜以及埋氧层。
[0022]优选地，保证重掺杂隧穿区的厚度大于栅氧层的厚度。
[0023]优选地，源区和漏区的掺杂浓度需要足够高以形成隧穿结构。
[0024]本专利技术具有的优点和积极效果是：本专利技术使用绝缘体上半导体结构，即在重掺杂隧穿区上方增加一层埋氧层，在实现CMOS器件三值逻辑的同时，可有效避免高浓度掺杂对沟道上方阈值电压(VT)的影响。
附图说明
[0025]图1是现有技术中三值逻辑晶体管器件结构的示意图；
[0026]图2是本专利技术中三值逻辑晶体管器件结构的示意图；
[0027]图3是本专利技术选用的SOI晶片的结构示意图；
[0028]图4是本专利技术中的SOI晶片刻蚀之后的结构示意图；
[0029]图5是本专利技术中的形成重掺杂隧穿区以及源区和漏区之后的结构示意图。
具体实施方式
[0030]为了更好的理解本专利技术，下面结合具体实施例和附图对本专利技术进行进一步的描述。
[0031]如图2所示，本专利技术提供一种三值逻辑晶体管器件结构，该结构包括：
[0032]一衬底8；
[0033]重掺杂隧穿区7；
[0034]位于重掺杂隧穿区7上方的埋氧层6；
[0035]位于埋氧层6上的顶层硅膜5；
[0036]重掺杂隧穿区7两侧外延的源区3和漏区4；
[0037]位于源区3、漏区4和重顶层硅膜5上的栅氧层2以及栅极1。
[0038]其中，衬底8对整个结构起支撑作用，其可以为常规的半导体衬底，例如硅衬底，也可以为蓝宝石衬底等；源区3、漏区4、重掺杂隧穿区7为制造T
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CMOS器件提供了条件，高浓度源漏掺杂形成了隧穿结构以得到三值逻辑系统；埋氧层6为有效隔离层(Channel
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on
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Box)，可避免其下方的重掺杂影响阈值电压(VT)，埋氧层6可以为二氧化硅、氧化硅、氮化硅复合
介质层；栅氧层2和顶层硅膜5可以为栅极1提供物理支撑，作为扩散和离子注入的掩模，防止掺杂杂质损失，栅氧层2可为SiO2或高k介质；栅极1控制导通电阻，承载信息，栅极1可以为多晶硅或金属栅。
[0039]本专利技术使用绝缘体上半导体结构，即在重掺杂隧穿区7上方增加一层埋氧层6，在实现CMOS器件三值逻辑的同时，可有效避免高浓度掺杂对沟道上方阈值电压(VT)的影响。
[0040]具体地，埋氧层6的加入使源区3和漏区4的寄生电容减小，降低了漏电，在同样的外接电压下，可以得到较大的带间隧穿电流(IBTBT)并降低功耗，也降低了器件的延迟，由于SOI T
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CMOS为全介质隔离结构，能彻底消除传统T
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CMOS器件中的闩锁效应并提高器件的抗辐照特性。因此，该结构具有更好的隔离效果，可以减小隧穿结构对阈值电压(VT)的影响以及消除闩锁效应，提高器件的整体性能。
[0041]进一步地，源区3、漏区4的向衬底底部延伸的深度深于顶层硅膜5和埋氧层6的深度，以形成隧穿结构；埋氧层6的厚度大于栅氧层2的厚度，以实现对重掺杂隧穿区7与栅极1的隔离
[0042]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三值逻辑晶体管器件结构，其特征在于：该结构包括：一衬底，以提供支撑；重掺杂隧穿区；位于重掺杂隧穿区上方的埋氧层；位于埋氧层上的顶层硅膜；重掺杂隧穿区两侧的源区和漏区；位于源区、漏区和重顶层硅膜上的栅氧层以及栅极。2.根据权利要求1所述的三值逻辑晶体管器件结构，其特征在于：源区、漏区的向衬底底部延伸的深度深于埋氧层的深度，以形成隧穿结构。3.根据权利要求1所述的三值逻辑晶体管器件结构，其特征在于：埋氧层的厚度大于栅氧层的厚度，以实现对重掺杂隧穿区与栅极的隔离。4.一种三值逻辑晶体管器件结构的制备方法，其特征在于：包括：选用SOI晶片；对SOI晶片进行刻蚀；重掺...

【专利技术属性】
技术研发人员：毕津顺，
申请(专利权)人：天津市滨海新区微电子研究院，
类型：发明
国别省市：