半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中方法包括：在所述第一介质层、栅极结构以及源漏插塞表面形成第二介质层；在所述第二介质层内形成连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；在所述第二介质层和连接插塞表面形成第三介质层；在所述第三介质层内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。通过所述第三介质层将连接插塞隔离，并且通过所述第一插塞选择了需要外连的连接插塞，由于所述第一插塞占据的面积较小，有利于降低后续的导电层的布线难度。有利于降低后续的导电层的布线难度。有利于降低后续的导电层的布线难度。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
[0003]晶体管结构内的连接插塞包括位于栅极结构表面的连接插塞，用于实现栅极结构与外部电路的连接；以及位于源漏掺杂区表面的连接插塞，用于实现晶体管源区或漏区与外部电路的连接。为了进一步满足提高集成度的需求，通过将隔离区的栅极结构上的连接插塞，转移到在有源区的栅极结构上，能够进一步节省面积。
[0004]然而，现有技术中形成的半导体结构的性能仍有待提升。

技术实现思路

[0005]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
[0006]为解决上述技术问题，本专利技术技术方案提供一种半导体结构，包括：基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构和源漏掺杂区以及源漏插塞表面；位于所述第一介质层、栅极结构以及源漏插塞表面的第二介质层；位于所述第二介质层内的连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；位于所述第二介质层和连接插塞表面的第三介质层；位于所述第三介质层内的第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。
[0007]可选的，所述第一插塞位于所述源漏插塞上。
[0008]可选的，所述第一插塞位于所述栅极结构上。
[0009]可选的，还包括：位于第二介质层和第三介质层内的第二插塞，所述第二插塞位于所述源漏插塞顶部表面，且所述第二插塞顶部表面高于所述连接插塞顶部表面；位于第二介质层和第三介质层内的第三插塞，所述第三插塞位于所述栅极结构顶部表面，且所述第三插塞顶部表面高于所述连接插塞顶部表面。
[0010]可选的，还包括：位于第三介质层表面的导电层，所述导电层与第一插塞、第二插塞以及第三插塞电连接。
[0011]相应的，本专利技术技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构和源漏掺杂区以及源漏插塞表面；在所述第一介质层、栅极结构以及源漏插塞表面形成第二介质层；在所
述第二介质层内形成连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；在所述第二介质层和连接插塞表面形成第三介质层；在所述第三介质层内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。
[0012]可选的，还包括：在所述第二介质层和第三介质层内形成第二插塞，所述第二插塞位于所述源漏插塞顶部表面，且所述第二插塞顶部表面高于所述连接插塞顶部表面；在所述第二介质层和第三介质层内形成第三插塞，所述第三插塞位于所述栅极结构顶部表面，且所述第三插塞顶部表面高于所述连接插塞顶部表面。
[0013]可选的，所述第一插塞位于所述源漏插塞上。
[0014]可选的，所述第二插塞和第一插塞在同一过程中形成。
[0015]可选的，所述第一插塞和第二插塞的形成方法包括：在所述第三介质层表面形成第一图形化层，所述第一图形化层暴露出源漏插塞上的第三介质层表面；以所述第一图形化层为掩膜，刻蚀所述第二介质层和第三介质层，直至暴露出连接插塞表面和源漏插塞表面，在所述第三介质层内形成第一开口，所述第一开口暴露出连接插塞表面，在所述第二介质层和第三介质层内形成第二开口，所述第二开口暴露出源漏插塞表面；在所述第一开口内和第二开口内和第三介质层表面形成第一导电材料膜，所述第一导电材料膜填充满所述第一开口和第二开口；平坦化所述第一导电材料膜，在所述第一开口内形成所述第一插塞，在所述第二开口内形成所述第二插塞。
[0016]可选的，所述第三插塞的形成方法包括：在所述第三介质层表面形成第二图形化层，所述第二图形化层暴露出栅极结构上的第三介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层和第三介质层，直至暴露出栅极结构顶部表面，在所述第三介质层内形成第三开口；在所述第三开口内和第三介质层表面形成第二导电材料膜，所述第二导电材料膜填充满所述第三开口；平坦化所述第二导电材料膜，在所述第三开口内形成所述第三插塞。
[0017]可选的，所述第一插塞位于所述栅极结构上。
[0018]可选的，所述第一插塞和第三插塞在同一过程中形成。
[0019]可选的，所述第一插塞和第三插塞的形成方法包括：在所述第三介质层表面形成第一图形化层，所述第一图形化层暴露出栅极结构上的第三介质层表面；以所述第一图形化层为掩膜，刻蚀所述第三介质层，直至暴露出连接插塞表面和栅极结构表面，在所述第三介质层内形成第一开口和第三开口，所述第一开口暴露出连接插塞表面，所述第三开口暴露出栅极结构表面；在所述第一开口内和第三开口内和第三介质层表面形成第一导电材料膜，所述第一导电材料膜填充满所述第一开口和第三开口；平坦化所述第一导电材料膜，在所述第一开口内形成所述第一插塞，在所述第三开口内形成所述第三插塞。
[0020]可选的，所述第二插塞的形成方法包括：在所述第三介质层表面形成第二图形化层，所述第二图形化层暴露出源漏插塞上的第三介质层表面；以所述第二图形化层为掩膜，刻蚀所述第三介质层，直至暴露出源漏插塞顶部表面，在所述第二介质层和第三介质层内形成第二开口；在所述第二开口内和第三介质层表面形成第二导电材料膜，所述第二导电材料膜填充满所述第二开口；平坦化所述第二导电材料膜，在所述第二开口内形成所述第二插塞。
[0021]可选的，在所述第二介质层内形成连接插塞的形成方法包括：在所述第二介质层表面形成第三图形化层，所述第三图形化层暴露出相邻栅极结构上和源漏插塞上的第二介质层表面；以所述第三图形化层为掩膜，刻蚀所述第二介质层，直至暴露出所述栅极结构顶部表面和源漏插塞顶部表面，在所述第二介质层内形成第四开口；在所述第四开口内和第二介质层表面形成第三导电材料膜，所述第三导电材料膜填充满所述第四开口；平坦化所述第三导电材料膜，直至暴露出第二介质层表面，形成所述连接插塞。
[0022]可选的，还包括：在第三介质层表面形成第四介质层；在所述第四介质层内形成导电层，所述导电层与第一插塞、第二插塞以及第三插塞电连接。
[0023]与现有技术相比，本专利技术的技术方案具有以下有益效果：
[0024]本专利技术技术方案提供的半导体结构中，所述连接插塞电连接栅极结构和源漏插塞，所述连接插塞表面和第二介质层表面具有第三介质层，通过所述第三介质层将连接插塞隔离。所述第一插塞与所述连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构和源漏掺杂区以及源漏插塞表面；位于所述第一介质层、栅极结构以及源漏插塞表面的第二介质层；位于所述第二介质层内的连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；位于所述第二介质层和连接插塞表面的第三介质层；位于所述第三介质层内的第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。2.如权利要求1所述的半导体结构，其特征在于，所述第一插塞位于所述源漏插塞上。3.如权利要求1所述的半导体结构，其特征在于，所述第一插塞位于所述栅极结构上。4.如权利要求1所述的半导体结构，其特征在于，还包括：位于第二介质层和第三介质层内的第二插塞，所述第二插塞位于所述源漏插塞顶部表面，且所述第二插塞顶部表面高于所述连接插塞顶部表面；位于第二介质层和第三介质层内的第三插塞，所述第三插塞位于所述栅极结构顶部表面，且所述第三插塞顶部表面高于所述连接插塞顶部表面。5.如权利要求4所述的半导体结构，其特征在于，还包括：位于第三介质层表面的导电层，所述导电层与第一插塞、第二插塞以及第三插塞电连接。6.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底上具有第一介质层和若干栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层位于所述栅极结构和源漏掺杂区以及源漏插塞表面；在所述第一介质层、栅极结构以及源漏插塞表面形成第二介质层；在所述第二介质层内形成连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；在所述第二介质层和连接插塞表面形成第三介质层；在所述第三介质层内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。7.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在所述第二介质层和第三介质层内形成第二插塞，所述第二插塞位于所述源漏插塞顶部表面，且所述第二插塞顶部表面高于所述连接插塞顶部表面；在所述第二介质层和第三介质层内形成第三插塞，所述第三插塞位于所述栅极结构顶部表面，且所述第三插塞顶部表面高于所述连接插塞顶部表面。8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一插塞位于所述源漏插塞上。9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二插塞和第一插塞在同一过程中形成。10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一插塞和第二插塞的形成方法包括：在所述第三介质层表面形成第一图形化层，所述第一图形化层暴露出
源漏插塞上的第三介质层表面；以所述第一图形化层为掩膜，刻蚀所述第二介质层和第三介质层，直至暴露出连接插塞表面和源漏插塞表面，在所述第三介质层内形成第一开口，所述第一开口暴露出连接插塞表面，在所述第二介质层和第三介质层内形成第二开口，所述第二开口暴露...

【专利技术属性】
技术研发人员：赵炳贵，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：