本申请提供了半导体封装结构及制备方法，用于半导体封装结构的待封装芯片的制备方法。半导体封装结构包括：封装基板、多层芯片堆积结构和模制化合物层，多层芯片堆积结构附接至封装基板，并包括依次堆积的多个芯片，模制化合物层形成在封装基板的表面上，并包封多层芯片堆积结构。芯片包括：半导体基底、电路层和加固降翘膜，半导体基底包括相对的第一表面和第二表面，电路层形成在第一表面上，加固降翘膜覆盖第二表面。本申请提供的半导体封装结构及其芯片结构通过改变芯片中局部机械应力的释放方向、增加芯片的机械强度，可有效避免芯片破损或翘曲的风险及封装器件失效的问题。破损或翘曲的风险及封装器件失效的问题。破损或翘曲的风险及封装器件失效的问题。
【技术实现步骤摘要】
半导体封装结构及制备方法、待封装芯片的制备方法
[0001]本申请涉及半导体
，更具体地，涉及一种半导体封装结构及制备方法，以及一种用于半导体封装结构的待封装芯片的制备方法。
技术介绍
[0002]半导体封装器件通常要经过芯片制造和芯片封装两部分加工过程，因此，芯片自身的特性以及封装技术的优劣都直接决定了半导体封装器件产品最终的性能。
[0003]随着半导体技术的不断发展，芯片的整体厚度在变薄，而其中的金属电路层在变厚，因而在诸如三维存储器等超薄芯片的封装结构中，芯片的机械强度变得越来越差，同时由于封装过程中热匹配产生的热应力导致芯片可能出现翘曲，因而常规半导体封装器件及其中间体往往会因上述原因，而发生芯片裂纹、破损或翘曲及半导体封装器件失效等问题。
技术实现思路
[0004]本申请提供了一种可至少部分解决相关技术中存在的上述问题的半导体封装结构、半导体封装结构制备方法以及用于半导体封装结构的待封装芯片的制备方法。
[0005]本申请一方面提供了一种半导体封装结构，包括：封装基板；多层芯片堆积结构，附接至所述封装基板，并包括依次堆积的多个芯片；以及模制化合物层，形成在所述封装基板的表面上，并包封所述多层芯片堆积结构，其中，所述芯片包括：半导体基底，包括相对的第一表面和第二表面；电路层，形成在所述第一表面上；以及加固降翘膜，覆盖所述第二表面。
[0006]在本申请一个实施方式中，所述半导体基底还包括连接所述第一表面和所述第二表面的基底侧面；以及所述加固降翘膜还覆盖所述基底侧面和所述电路层的侧面。
[0007]在本申请一个实施方式中，所述加固降翘膜的厚度为所述半导体基底和所述电路层的共同厚度的1％至17％。
[0008]在本申请一个实施方式中，所述半导体基底和所述电路层的共同厚度为30微米至50微米，且所述加固降翘膜的厚度为0.5微米至5微米。
[0009]在本申请一个实施方式中，在所述共同厚度不变的情况下，所述加固降翘膜的厚度随所述电路层的厚度变大而变大。
[0010]在本申请一个实施方式中，所述加固降翘膜为单层结构或者复合结构。
[0011]在本申请一个实施方式中，所述加固降翘膜为氮化物层、硅化物层和氧化物层中的至少之一。
[0012]在本申请一个实施方式中，所述加固降翘膜由化学气相沉积工艺制备。
[0013]在本申请一个实施方式中，所述芯片包括三维非易失性存储器，其中所述三维非易失性存储器包括三维NAND存储器和三维NOR存储器中的至少一种。
[0014]本申请另一方面提供了一种半导体封装结构的制备方法，包括：将多层芯片堆积结构附接至封装基板，其中所述多层芯片堆积结构包括依次堆积的多个芯片；以及在所述
封装基板的表面上形成用于包封所述多层芯片堆积结构的模制化合物层，其中，所述芯片包括：半导体基底，包括相对的第一表面和第二表面；电路层，形成在所述第一表面上；以及加固降翘膜，覆盖所述第二表面。
[0015]在本申请一个实施方式中，所述半导体基底还包括连接所述第一表面和所述第二表面的基底侧面；以及所述加固降翘膜还覆盖所述基底侧面和所述电路层的侧面。
[0016]在本申请一个实施方式中，所述加固降翘膜的厚度为所述半导体基底和所述电路层的共同厚度的1％至17％。
[0017]在本申请一个实施方式中，所述半导体基底和所述电路层的共同厚度为30微米至50微米，且所述加固降翘膜的厚度为0.5微米至5微米。
[0018]在本申请一个实施方式中，在所述共同厚度不变的情况下，将所述加固降翘膜的厚度设置为随所述电路层的厚度变大而变大。
[0019]在本申请一个实施方式中，将所述加固降翘膜设置为单层结构或者复合结构。
[0020]在本申请一个实施方式中，所述加固降翘膜为氮化物层、硅化物层和氧化物层中的至少之一。
[0021]在本申请一个实施方式中，采用化学气相沉积工艺制备所述加固降翘膜。
[0022]在本申请一个实施方式中，所述芯片包括三维非易失性存储器，其中所述三维非易失性存储器包括三维NAND存储器和三维NOR存储器中的至少一种。
[0023]本申请又一方面提供了一种用于半导体封装结构的待封装芯片的制备方法，包括：从晶圆的、设置有电路层的正面，半切处理所述晶圆；在所述正面设置耐温定型层；从与所述正面相对的背面，减薄处理所述晶圆，以将所述晶圆分离为多个、独立的并固定在所述耐温定型层上的子晶圆；在所述子晶圆的、未与所述耐温定型层接触的表面上形成加固降翘膜；在所述加固降翘膜的部分表面粘贴划片膜，并去除所述耐温定型层；以及进行划片处理以得到多个、独立的所述待封装芯片，其中所述待封装芯片包括所述子晶圆以及形成在所述子晶圆的部分表面上的所述加固降翘膜。
[0024]在本申请一个实施方式中，其中所述子晶圆包括相对的上表面和下表面，以及连接所述上表面和所述下表面的所述子晶圆的侧面，所述子晶圆的上表面固定在所述耐温定型层上，在所述子晶圆的、未与所述耐温定型层接触的表面上形成加固降翘膜包括：在所述子晶圆的所述下表面和所述子晶圆的所述侧面形成所述加固降翘膜。
[0025]在本申请一个实施方式中，在所述子晶圆的、未与所述耐温定型层接触的表面上形成加固降翘膜包括：采用化学气相沉积工艺，在所述子晶圆的、未与所述耐温定型层接触的表面上形成所述加固降翘膜。
[0026]在本申请一个实施方式中，所述耐温定型层为石英玻璃层。
[0027]在本申请一个实施方式中，在所述正面设置耐温定型层包括：采用黏胶或层压工艺在所述正面设置所述耐温定型层。
[0028]在本申请一个实施方式中，所述待封装芯片包括三维非易失性存储器，其中所述三维非易失性存储器包括三维NAND存储器和三维NOR存储器中的至少一种。
[0029]根据本申请至少一个实施方式提供的半导体封装结构、半导体封装结构制备方法以及用于半导体封装结构的待封装芯片的制备方法，通过在待封装芯片的结构中形成覆盖半导体基底的底面(或者覆盖半导体基底的底面、侧面以及覆盖电路层侧面)的加固降翘
膜，可改变芯片中局部机械应力的释放方向、增加芯片的机械强度，进而有效避免芯片裂纹、破损或翘曲的风险及半导体封装器件失效的问题。
[0030]此外，根据本申请至少一个实施方式，在形成加固降翘膜之前，可首先在半切处理后的晶圆(该晶圆用于切割得到包括半导体基底和电路层的待封装芯片)正面形成具有耐温定型特点的膜层，该膜层在固定和保护晶圆的同时，可使后续形成的加固降翘膜具有较薄的厚度，更适于诸如三维存储器等超薄芯片的封装结构。
附图说明
[0031]通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
[0032]图1A是根据本申请一个实施方式的、半导体封装结构的剖面结构示意图；
[0033]图1B是根据本申请一个实施方式的、半导体封装结构中A处的局部剖面结本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体封装结构，包括：封装基板；多层芯片堆积结构，附接至所述封装基板，并包括依次堆积的多个芯片；以及模制化合物层，形成在所述封装基板的表面上，并包封所述多层芯片堆积结构，其特征在于，所述芯片包括：半导体基底，包括相对的第一表面和第二表面；电路层，形成在所述第一表面上；以及加固降翘膜，覆盖所述第二表面。2.根据权利要求1所述的半导体封装结构，其特征在于，所述半导体基底还包括连接所述第一表面和所述第二表面的基底侧面；以及所述加固降翘膜还覆盖所述基底侧面和所述电路层的侧面。3.根据权利要求1或2所述的半导体封装结构，其特征在于，所述加固降翘膜的厚度为所述半导体基底和所述电路层的共同厚度的1％至17％。4.根据权利要求1或2所述的半导体封装结构，其特征在于，所述半导体基底和所述电路层的共同厚度为30微米至50微米，且所述加固降翘膜的厚度为0.5微米至5微米。5.根据权利要求4所述的半导体封装结构，其特征在于，在所述共同厚度不变的情况下，所述加固降翘膜的厚度随所述电路层的厚度变大而变大。6.根据权利要求1或2所述的半导体封装结构，其特征在于，所述加固降翘膜为单层结构或者复合结构。7.根据权利要求1或2所述的半导体封装结构，其特征在于，所述加固降翘膜为氮化物层、硅化物层和氧化物层中的至少之一。8.根据权利要求1或2所述的半导体封装结构，其特征在于，所述加固降翘膜由化学气相沉积工艺制备。9.根据权利要求1或2所述的半导体封装结构，其特征在于，所述芯片包括三维非易失性存储器，其中所述三维非易失性存储器包括三维NAND存储器和三维NOR存储器中的至少一种。10.一种半导体封装结构的制备方法，其特征在于，包括：将多层芯片堆积结构附接至封装基板，其中所述多层芯片堆积结构包括依次堆积的多个芯片；以及在所述封装基板的表面上形成用于包封所述多层芯片堆积结构的模制化合物层，其中，所述芯片包括：半导体基底，包括相对的第一表面和第二表面；电路层，形成在所述第一表面上；以及加固降翘膜，覆盖所述第二表面。11.根据权利要求10所述的方法，其特征在于，所述半导体基底还包括连接所述第一表面和所述第二表面的基底侧面；以及所述加固降翘膜还覆盖所述基底侧面和所述电路层的侧面。12.根据权利要求10或11所述的方法，其特征在于，所述加固降翘膜的厚度为所述半导体基底和所述电路层的共同厚度的1％至17％。
13.根据权利要求10或11所述的方法，其特征在于，所述半导体基底和所述电路层的共同...
【专利技术属性】
技术研发人员：李明亮，陈鹏，莫平，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：
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