超结沟槽栅MOSFET及制造方法技术

本发明专利技术提供一种超结沟槽栅MOSFET及制造方法，其中制造方法包括以下步骤：设置用于制作柱体区的薄阻挡层，薄阻挡层的厚度小于4um；通过高能量杂质离子注入形成柱体区，其中部分高能量杂质离子打穿薄阻挡层进入体区成为体区的杂质离子的一部分，柱体区的至少一部分处于体区的下方。本发明专利技术通过减薄高能量P

【技术实现步骤摘要】
超结沟槽栅MOSFET及制造方法


[0001]本专利技术涉及MOSFET(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor，金属
‑
氧化物半导体场效应晶体管)器件制造
，特别涉及一种超结沟槽栅MOSFET及制造方法。

技术介绍

[0002]现有超结沟槽栅MOSFET器件的结构如图1所示，其包括N型衬底1(漏区)、N型漂移区2、栅介质层3、多晶硅栅4、P型体区5、P型重掺杂区6、N型重掺杂区7(源区)、P型柱体(Pillar)区8、层间膜9、金属电极10。
[0003]该超结沟槽栅MOSFET器件的制造过程如图2～图6所示。首先，参照图2，在N型硅衬底1表面形成N型外延层(以形成N型漂移区2)，并采用光刻和刻蚀工艺，在该外延层中形成沟槽。
[0004]然后，参照图3，通过热氧化或者沉积方式在上述沟槽中形成栅介质层3，该栅介质层位于沟槽的侧面和底部表面；淀积多晶硅填充于该沟槽中，通过CMP(化学机械抛光)工艺形成多晶硅栅4。
[0005]接下来，参照图4，采用离子注入以及退火推阱工艺，注入P型杂质离子(剂量范围为1.0e13～2.5e13cm
‑2)形成P型体区5，其中P型阱的结深小于等于上述栅极沟槽的深度；注入N型杂质离子，形成位于P型体区表面的N型重掺杂区7，即为源区。
[0006]然后，参照图5，采用光刻工艺定义出P
‑
Pillar(P型柱体)注入区域(图中8对应的区域)，选择性注入高能P型杂质离子以形成P型柱体区8。最后去除光刻胶101。该步骤中，高能量(>3000KeV)的P型杂质离子注入，光刻胶(或者Hard Mask(硬掩膜))的厚度需要大于5um，P
‑
Pillar开口较小情况下，对深宽比要求更高，增加工艺实现难度。
[0007]接下来，参照图6，淀积形成层间膜9；采用光刻工艺定义有源区接触孔区域，对有源区接触孔区域的层间膜进行刻蚀，并采用离子注入工艺形成P型重掺杂区6，并通过热过程激活杂质离子；沉积形成金属层10。至此，则完成该超结沟槽栅MOSFET器件的制作。

技术实现思路

[0008]本专利技术要解决的技术问题是为了克服现有技术的超结沟槽栅MOSFET制造工艺难度高的缺陷，提供一种超结沟槽栅MOSFET及制造方法。
[0009]本专利技术是通过下述技术方案来解决上述技术问题：
[0010]本专利技术提供一种超结沟槽栅MOSFET的制造方法，超结沟槽栅MOSFET包括体区、柱体区，制造方法包括以下步骤：
[0011]设置用于制作柱体区的薄阻挡层，薄阻挡层的厚度小于4um；薄阻挡层包括阻挡部和开口部；
[0012]将高能量杂质离子注入N型外延层，以使得部分高能量杂质离子在N型外延层的与开口部对应的区域形成柱体区，并使部分高能量杂质离子打穿阻挡部以进入体区成为体区
的杂质离子的一部分，柱体区的至少一部分处于体区的下方。
[0013]较佳地，体区为P型体区，柱体区为P型柱体区；
[0014]将高能量杂质离子注入N型外延层，以使得部分高能量杂质离子在N型外延层的与开口部对应的区域形成柱体区，并使部分高能量杂质离子打穿阻挡部以进入体区成为体区的杂质离子的一部分，柱体区的至少一部分处于体区的下方，包括：
[0015]将高能量P型杂质离子注入N型外延层以使得部分高能量杂质离子在N型外延层的与开口部对应的区域形成P型柱体区，并使部分高能量P型杂质离子打穿阻挡部进入P型体区成为P型体区的杂质离子的一部分，P型柱体区的至少一部分处于P型体区的下方；
[0016]高能量P型杂质离子的能量范围为2000～3500KeV。
[0017]较佳地，在设置用于制作柱体区的薄阻挡层的步骤之前，制造方法还包括以下步骤：
[0018]S1、在N型硅衬底表面形成N型外延层，并采用光刻和刻蚀工艺在N型外延层中形成沟槽。
[0019]较佳地，在设置用于制作柱体区的薄阻挡层的步骤之前，制造方法还包括以下步骤：
[0020]S2、在沟槽中形成栅介质层，栅介质层位于沟槽的侧面和底部表面；淀积多晶硅填充于沟槽中，通过CMP工艺形成多晶硅栅。
[0021]较佳地，在设置用于制作柱体区的薄阻挡层的步骤之前，制造方法还包括以下步骤：
[0022]S3、采用离子注入以及退火推阱工艺，注入P型杂质离子形成P型体区；注入N型杂质离子以形成位于P型体区的表面的N型重掺杂区。
[0023]较佳地，注入P型杂质离子形成P型体区的剂量范围为3.0e12～8.0e12cm
‑2。
[0024]较佳地，将高能量杂质离子注入N型外延层，以使得部分高能量杂质离子在N型外延层的与开口部对应的区域形成柱体区，并使部分高能量杂质离子打穿阻挡部以进入体区成为体区的杂质离子的一部分，柱体区的至少一部分处于体区的下方，包括：
[0025]将高能量P型杂质离子注入N型外延层以使得部分高能量杂质离子在N型外延层的与开口部对应的区域形成P型柱体区，并使部分高能量P型杂质离子打穿阻挡部进入P型体区成为P型体区的杂质离子的一部分，P型柱体区的至少一部分处于P型体区的下方，其中，还使部分高能量P型杂质离子进入N型重掺杂区。
[0026]较佳地，在形成柱体区的步骤之后，制造方法还包括：
[0027]采用光刻工艺定义有源区接触孔区域，对有源区接触孔区域的层间膜进行刻蚀，并采用离子注入工艺形成P型重掺杂区，并通过热过程激活杂质离子；沉积金属层。
[0028]较佳地，薄阻挡层包括光刻胶层或硬掩膜层。
[0029]本专利技术还提供一种超结沟槽栅MOSFET，超结沟槽栅MOSFET采用本专利技术的超结沟槽栅MOSFET的制造方法制造形成。
[0030]本专利技术的积极进步效果在于：本专利技术通过减薄高能量(>2000KeV)P
‑
Pillar注入时光刻胶的厚度，使得深宽比减小，降低光刻工艺的难度。并且，其中部分P型杂质离子打穿阻挡层，使P
‑
Pillar成为P型体区杂质离子一部分，因此通过减小P型阱注入的剂量，最终可实现与现有工艺相同的器件性能。
[0031]本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
附图说明
[0032]图1为现有技术中的一种N型超结沟槽栅MOSFET的结构示意图。
[0033]图2为现有技术中的一种N型超结沟槽栅MOSFET的制备形成沟槽的示意图。
[0034]图3为现有技术中的一种N型超结沟槽栅MOSFET的制备形成多晶硅栅的示意图。
[0035]图4为现有技术中的一种N型超结沟槽栅MOSFET的制备形成P型体区及源区的示意图。
[0036]图5为现有技术中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种超结沟槽栅MOSFET的制造方法，其特征在于，所述超结沟槽栅MOSFET包括体区、柱体区，所述制造方法包括以下步骤：设置用于制作所述柱体区的薄阻挡层，所述薄阻挡层的厚度小于4um；所述薄阻挡层包括阻挡部和开口部；将高能量杂质离子注入N型外延层，以使得部分所述高能量杂质离子在所述N型外延层与所述开口部对应的区域形成所述柱体区，并使部分所述高能量杂质离子打穿所述阻挡部以进入所述体区成为所述体区的杂质离子的一部分，所述柱体区的至少一部分处于所述体区的下方。2.如权利要求1所述的超结沟槽栅MOSFET的制造方法，其特征在于，所述体区为P型体区，所述柱体区为P型柱体区；所述将高能量杂质离子注入N型外延层，以使得部分所述高能量杂质离子在所述N型外延层的与所述开口部对应的区域形成所述柱体区，并使部分所述高能量杂质离子打穿所述阻挡部以进入所述体区成为所述体区的杂质离子的一部分，所述柱体区的至少一部分处于所述体区的下方，包括：将高能量P型杂质离子注入所述N型外延层以使得部分所述高能量杂质离子在所述N型外延层的与所述开口部对应的区域形成所述P型柱体区，并使部分所述高能量P型杂质离子打穿所述阻挡部进入所述P型体区成为所述P型体区的杂质离子的一部分，所述P型柱体区的至少一部分处于所述P型体区的下方；所述高能量P型杂质离子的能量范围为2000～3500KeV。3.如权利要求2所述的超结沟槽栅MOSFET的制造方法，其特征在于，在所述设置用于制作所述柱体区的薄阻挡层的步骤之前，所述制造方法还包括以下步骤：S1、在N型硅衬底表面形成所述N型外延层，并采用光刻和刻蚀工艺在所述N型外延层中形成沟槽。4.如权利要求3所述的超结沟槽栅MOSFET的制造方法，其特征在于，在所述设置用于制作所述柱体区的薄阻挡层的步骤之前，所述制造方法还包括以下步骤：S2、在所述沟槽中形成栅介质层，所述栅介质层位于所述沟槽的侧面和底部表面；淀积多晶硅填充于所述沟槽中，通过CM...

【专利技术属性】
技术研发人员：宋婉，许昭昭，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：