采用外延层阱工艺方案的SiCMOSFET器件制造技术

本发明专利技术公开了一种采用外延层阱工艺方案的SiC MOSFET器件，与传统的离子注入形成阱区的工艺相比，掺杂杂质分布的均匀性大大提升，因而进一步带来器件特性上的提高，突出表现在更好的开启电压均匀性，更好的导电通道电阻值的稳定性、可重复性，更低的沟道区噪声，等等，故此本发明专利技术方案的采用，就成为了SiC MOS器件生产制造中产品良率，片内片间的均匀性、可重复性等，本发明专利技术的有益效果为，采用外延的方式得到器件的基本结构，即阱区，因为阱区掺杂杂质的分布的均匀性得到了提升和保证，对于器件的正向和反向特性就都带来了益处；突出表现为SiC MOS器件具备更好的开启电压均匀性，更好的导电沟道的稳定性、可重复性，更低的噪声，更好的漏电和击穿特性。好的漏电和击穿特性。好的漏电和击穿特性。

【技术实现步骤摘要】
采用外延层阱工艺方案的SiC MOSFET器件


[0001]本专利技术涉及电子器件领域，具体涉及一种采用外延层阱工艺方案的SiC MOSFET器件。

技术介绍

[0002]SiC是三代半导体材料之一，具有宽紧带，击穿电场高，载流子饱和迁移率高，热特性极佳等特性，材料属性上的这些特点，令该型材料尤其适合于制作高可靠性的半导体功率器件，并且有望在新能源的生产和输送，和节能环保的领域，得到重要的应用。
[0003]作为后起的器件，SiC MOS器件主要是仿Si功率MOS器件的工艺制程来进行制造的。MOS器件在构型上，一般分为平面栅和凹槽栅两种，在原始MOS结构的基础上，通过添加额外器件结构的方式，又可以引入分裂栅MOS器件，带寄生JFET的器件，带寄生二极管的器件，带测温二极管的器件，等等，以及附加底面的PN结结构后，做成IGBT(绝缘栅双极晶体管)器件。无论是以上哪种具体的结构形式，器件结构中的阱区，是半导体功率MOS的关键性的一环。对于Si工艺而言，通过离子注入加高温深扩散的步骤(高温扩散一般在1000℃左右)，可以很容易地得到阱(对于NMOS器件来说，是P型掺杂的阱)，并且技术指标能够得到很好保证。当前SiC MOS器件的制造，阱区也是采用这样的技术，但是又有所变化；由于SiC材料比Si材料更加“坚硬”(材料经带宽度更宽，Si
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C键键能更强)，注入往往需要高温注入(在500℃下进行)，而注入后的退火激活要依赖更高的温度(例如，1500℃)，一般地由于设备设施和生产条件的原因，很难做到长时间的高温扩散了，因此高温工艺有，但不是长时间进行的；正是因为通常的生产制造条件下，杂质在SiC材料中无法形成明显可观的扩散，阱区杂质的分布，将主要取决于离子注入这一步，实际的阱区杂质的分布，在微观上是涨落起伏的，掺杂均匀性无法得到保证。如前所述，阱区的掺杂特性，对于MOS器件是关键性的一环，它决定着器件的开启电压等重要的电特性指标，因此需要从制造工艺的角度，来有效地解决MOS器件阱掺杂的均匀性的问题。
[0004]为了得到更好的阱中掺杂杂质分布的均匀性，本专利技术提出通过高温外延来形成阱区的方案。以NMOS器件为例(P沟MOS器件可类推)，具体的思路是，在N+/N
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型SiC衬底晶圆的基础上，进行高温外延(一般在1500℃以上进行)，外延的同时进行P型杂质的掺杂，由此可形成均匀掺杂的P型SiC外延层(因为存在高温环境，工艺时间有比较充分，即便是原始的掺杂不甚均匀，则经历局部微扩散后，也就是从杂质从浓度高出移动到浓度低处，最终的掺杂将变得极为均匀，均匀性的工艺要求得到了保证)。
[0005]采用本专利技术的针对性的方案，阱区通过高温外延的方式形成，可以保证器件在阱区掺杂杂质的分布均匀，对于器件的正向和反向特性带来了相应的好处，突出表现为：SiC MOS器件具备更好的开启电压的稳定性，片内
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片间测值的均匀性，更好的导电沟道品质及更低的沟道噪声，更好的漏电和击穿特性。

技术实现思路

[0006]本专利技术的技术方案，涉及到SiC MOS器件的结构和工艺制程步骤，以NMOS器件为例(P沟MOS器件可类推)，具体描述如下：
[0007](1)取N+/N
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掺杂的SiC衬底晶圆片(N+型在下，N
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型在上，N
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型构成功率器件的漂移区)，采用高温外延并同时进行掺杂的工艺步骤，制作出一层均匀性掺杂的P型SiC外延层来。
[0008](2)外延后，表面覆盖了一层较N
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掺杂浓度为更高的P掺杂层，此时需要将一部分的P外延层刻蚀去掉，以曝露出下方的N
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区域来。N
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区是MOS器件所要求的，刻蚀的步骤不可省略，由此，本方案中的P掺杂阱区，就只能以一个个孤立的“岛”的形式存在了。
[0009](3)在P型阱区的侧壁上生长栅介质和栅，形成典型的“M
‑
O
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S”三叠层(这里，M即栅，O即栅介质，S即P型SiC半导体区，呈现横向的三叠层)。
[0010](4)最后通过“源漏工艺
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金属化工艺
‑
电极及钝化工艺”，获得完整的SiC功率MOS器件。
[0011]以上的器件结构构型和工艺，(1)为本专利技术所特有者，(2)、(3)是由(1)决定的，没有大的变更余地，(4)是常规工艺(本专利技术不做权利要求)。
[0012]更为具体的实现方式，可以参见下文各实施例。
[0013]本专利技术所具有的有益效果为：采用外延的方式得到器件阱区，因为阱区掺杂杂质的分布的均匀性得到提升和保证，对于器件的正向和反向特性就都带来了益处；表现为SiC MOS器件具备更好的开启电压均匀性，更好的导电沟道的稳定性、可重复性，更低的噪声，更好的漏电和击穿特性。
附图说明
[0014]图1是本专利技术的示意图；
[0015]附图标记：1.N+型SiC衬底，2.N
‑
型SiC外延层，3.P阱，4.P+接触区，5.源极金属，6.N+源区，7.MOS器件栅，8.栅介质。
具体实施方式
[0016]下面结合优选实施例对本专利技术做详细描述。
[0017]实施例一
[0018]取一片N+/N
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型掺杂的SiC衬底晶圆片(N+型在下，N
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型在上，N
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型构成功率器件的漂移区)，其中N
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层厚度为5.8微米，在1600℃高温下，进行SiC外延，外延的同时进行P型掺杂，由此制作出1.0微米厚的P型SiC外延层。
[0019]进行光刻和刻蚀，将不需要的外延层刻蚀掉，剩下的P型SiC区就形成一个个孤立的“岛”，两个P型SiC区之间形成凹槽，槽宽为4.0微米。
[0020]生长栅介质和栅，通过光刻和刻蚀工艺，保留凹槽处的栅介质与栅，去掉P型阱区上方，中间部位的栅介质和栅。
[0021]通过光刻和离子注入的工艺，对P阱部分进行掺杂，在P阱的表面得到N+区(用作器件的源区)和P+区(用作P阱接地的接触区)。
[0022]后续工艺同常规的功率MOS器件，通过“沉积隔离介质
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刻孔
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金属化
‑
刻金属
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钝
化
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刻钝化
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底面工艺及底面电极制作”的工艺步骤，完成MOS器件的制作。
[0023]本实施例实现了一个本专利技术基本型的SiC MOS器件，与传统方法的MOS器件相比，作为器件核心的沟道和沟道的掺杂，现在都由外延P阱的工艺决定，沟道区的制造质量特别是掺杂杂质的分布均匀性大大提升，由此导致器件的通态和关态的性能也得到提高。
[0024]实施例二
[0025]基本步骤同实施例一，但是将那里的“P型”改变为“N型”，而“N型”区改变为“P型”区；在导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.采用外延层阱工艺方案的SiC MOSFET器件，其特征在于：MOS器件的沟道区处于阱中，而阱区结构则是通过外延的工艺步骤来制作的。2.根据权利要求1所述的采用外延层阱工艺方案的SiC MOSFET器件，其特征在于：在N+和N
‑
型SiC材料的衬底上(N
‑
为器件的漂移区，在上方；N+区在下方)，通过外延的方式生长出P型层，然后将不需要的P型层刻掉，这样在材料表面形成一个个孤立的P型SiC材料的“岛”，是为器件的阱区。其后在P型区的两侧壁上生长栅介质和栅，形成典型的“M
‑
O
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S”三叠层(这里，M即栅，O即栅介质，S即P型SiC半导体区)。最后通过“源漏
‑
金属化
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电极”的工艺，获得完整的SiC功率MOS器件。3.根据权利要求2所述的采用外延层阱工艺方案的SiC MOSFET器件，其特征在于：在P+和P
‑
型SiC材料的衬底上(P
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为器件的漂移区，在上方；P+区在下方)，通过外延的方式生长出N型层，然后将不需要的N型层刻掉，这样在材料表面形成一个个孤立的N型SiC材料的“岛”，是为器件的阱区。其后在N型区的两侧壁上生长栅介质和栅，形成典型的“M
‑
O
‑

【专利技术属性】
技术研发人员：关世瑛，洪旭峰，严利人，刘志弘，宋凯霖，王锰，
申请(专利权)人：上海芯石半导体股份有限公司，
类型：发明
国别省市：