用于模制盖的衬底表面的非导电平坦化制造技术

与具体实施例一致，提供一种用于制造具有衬底的半导体封装的方法。所述方法包括在衬底表面上限定密封边界；密封边界划分为模制区域和非模制区域。在衬底上配置多个导电迹线。每个导电迹线具有位于模制区域中的内部连接和位于非模制区域中的外部连接。配置多个横跨密封边界的非导电虚拟迹线。多个非导电虚拟迹线散布在导电迹线中，并且按照比预定最小空气脉形成距离（Ｄ↓［ｍｉｎ］）小的间隔而间隔开。衬底上的焊接掩模覆盖导电迹线和非导电迹线。衬底的模制区域由模制复合物密封。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路(ic)封装。更具体地，本专利技术涉及在层压衬底上装配IC器件，其中对衬底的表面进行平坦化以提供用于衬底上焊接掩模的表面。
技术介绍
电子工业的持续发展依赖于在更紧凑面积上实现更高功能器件的 半导体技术的进步。对于多种实现更高功能器件的应用需要在单个硅 晶片上集成大量的电子器件。当硅晶片的每给定区域的电子器件的数 量增长时，制造工艺变得更为困难。己经制造在多个学科具有多种应用的多种半导体器件。这种硅基半导体器件通常包括金属氧化物半导体场效应晶体管(MOSFET)，比 如p沟道MOS (PMOS)、 n沟道MOS (NMOS)和互补MOS (CMOS) 晶体管、双极型晶体管和BiCMOS晶体管。这种MOSFET器件包括在 导电栅极和类似硅衬底之间的绝缘材料；因此，这些器件通常称作 IGFETs (绝缘栅FET)。每个这种器件通常包括其上配置多个有源器件的半导体衬底。给 定有源器件的特定结构可以在器件类型之间变化。例如，在MOS晶体 管中，有源器件通常包括源极和漏极区域以及栅极电极，所述栅极电 极调制源极/漏极区域之间的电流。此外，这种器件可以是在多个晶片制造工艺，例如CMOS、 BiCMOS、双极等工艺中生产的数字或模拟器件。衬底可以是硅、砷 化镓(GaAs)或其上适用于在其上构造微电子电路的其它衬底。在进行制造工艺后，硅晶片具有预定数量的器件。测试这些器件。 选择好的器件，并且封装。复杂IC器件的封装在其最终性能中日益增长地发挥着作用。具体地，层压衬底提供用于IC器件的基础。IC器件在模制复合物(molding compound)中密封。对于密封封装，用于IC器件的层压衬底封装的设 计包括仔细考虑基于布线图的几何形状和所使用材料特性的电性能参 数。而且，衬底布图必须满足器件装配中的良品产率。由于这些原因， 用于多种几何形状和装配过程中的设计规则必须和设计过程中相关 联。装配分包商提供用于器件装配的规范，比如最小和最大的引线长 度、从金属引线键合区域到IC管芯边缘的间距、从金属引线键合区域 到塑料密封区域的间距等等。基于衬底制造设计规则和巳知的提高器件的性能需要的好设计经 验来设计衬底布图。产生电学模型并且执行仿真以验证在设计布图中 符合目标性能标准。如果设计布图符合电子仿真指示的性能标准，用 于设计的布线图将发送到装配承包商以最后复核并加工。为了提供装配的良品率，装配分包商可以对设计进行改变，并且 这些改变可能改变器件的性能。此处提出的特定情况包括装配承包商 将金属图案加入邻近塑料密封轮廓具有较低的金属图案密度的区域中 的衬底的外表面。额外的金属图案确保衬底的表面为平坦的或平整的， 因此，减少"空气纹理(air veins)"或在衬底和模制之间出现模制复 合物漏气的迹线的风险。参考图1A。在示例衬底装配中，层压衬底10具有稀疏的金属图案 25a。在金属图案25a上，应用焊接掩模20a。焊接掩模20a的非平整性 可能导致空气纹理，所述空气纹理可以导致密封15后的模制复合物漏 气。参考图1B。在另一示例衬底装配中，修改图1A的结构以将金属层 25c加入稀疏的金属图案25b中。将焊接掩模20b应用到更平整的表面。 密封不会导致空气纹理30的形成。这种方法公开在US专利申请 US2003/0040431 Al中，题目为"Method of Fabrication a Substrate-Based Semiconductor Package without Mols Flash",将其全部结合在此作为参 考。就平整或金属图案而言，当装配承包商做出的变化不利地影响器 件的电子性能时，可能发生这种状况。金属图案的影响分别改变了电阻、电容和电感的信号特性。通常，ic封装设计者不会意识到布线图已发生改变。设计者也不会提供改变的设计的副本。因此，设计者没 有机会产生衬底布线的的新模型，而使其能执行新模拟。此外，封装 的IC器件的最终使用者不会意识到其应用的仿真结果与其购买的实际 器件不匹配。—.需要解决确保在层压衬底封装中的焊接掩模的平整性以防止密封 期间空气纹理的形成，而且邻近关键信号迹线的额外的金属层不会产 生不需要的电子效应的挑战。
技术实现思路
本专利技术在实施改变衬底制造工艺中是有用的。不是通过增加金属 图案使层压衬底的表面光滑，而是应用非导电材料以确保平坦的表面， 因此，避免密封工艺期间形成"空气纹理"。通过使用非导电材料，电 学特性不会受到不利影响。不需产生新的模型和仿真，消费者不会接 收到在接收用于衬底设计的仿真数据之后已改变的器件。在一个示例实施例中，提供一种用于制造具有衬底的半导体封装 的方法。所述方法包括在衬底表面上限定密封边界；将密封边界划 分为模制区域和非模制区域。在衬底上配置多个导电迹线。每个导电 迹线具有位于模制区域的内部连接和位于非模制区域的外部连接。配 置横跨密封边界的多个非导电虚拟迹线。多个非导电虚拟迹线插入导 电迹线中，并且按照比预定最小空气纹理形成距离(Dmin)更小的间 隔而间隔幵。衬底上的焊接掩模覆盖导电迹线和非导电虚拟迹线。衬 底的模制区域由模制复合物密封。在另一示例实施例中，提供一种集成电路(ic)器件，所述器件 包括安装在层压衬底中的管芯附加区域中的IC管芯；层压衬底具有 表面，所述表面划分为密封边界区域内的区域和密封边界区域外的区 域；管芯附加区域位于密封边界内的区域内。IC管芯由模制复合物密 封在密封边界区域内。层压材料具有预定垂直厚度的导电迹线的顶部 金属层；导电迹线位于具有稠密区域和稀疏区域的预定结构内。相邻 导电迹线的稀疏区域按照比预定最小空气纹理形成距离(Dmin)更大的间隔间隔开。每个导电迹线具有位于密封边界区域内的内部连接和 位于密封边界区域外的外部连接。每个导电迹线的内部连接在预定焊 盘处连接IC管芯。非导电材料作为虚拟迹线散布在横跨密封边界区域 的导电迹线的稀疏区域之间；所述虚拟迹线具有可与导电迹线的垂直 厚度相比较的厚度。虚拟迹线提供平整的表面，并且将零件之间的间隔减少到比预定的最小的空气纹理形成距离(Dmin)更小的间隔。本专利技术的上述简介并非意图表示本专利技术的每个公开实施例或各个 方面。下面将结合附图详细说明其它方面和实例。附图说明通过参考附图详细说明本专利技术的各个实施例，将可以更完整地理 解本专利技术，其中.-图1A (现有技术)为说明衬底的密封的截面图，示出了在其中由 于焊接掩模的偏离可能发生模制材料漏气的"空气纹理"；图1B (现有技术)为用于平整其上应用有焊接掩模的下表面的额 外金属层的截面图2A为间隔开以提高电(电容)绝缘的电学迹线的布图示例顶视图2B为根据本专利技术的一个实施例，在模制盖边缘处具有额外虚拟 迹线以防止模制冲击的电学迹线的布图示例的顶视图；以及图3为根据本专利技术的一个实施例，表示使用其上应用有焊接掩模的 非导电平整材料的截面图。具体实施例方式尽管本专利技术可以更改为各种修改和替代形式时，仍通过图中的实 例的方式示出了其细节，并将作详细说明。然而，应当理解的是此目 的并非限定本专利技术为所说明的特定实施例。相反地，此目的为覆盖所 有落入所附权利要求限定的本专利技术的精神和范围内的修改、等同和替 代。已发现本专利技术在IC器件密封本文档来自技高网...

【技术保护点】
一种用于制造具有衬底的半导体封装的方法，所述方法包括：　在衬底表面上限定密封边界，将所述密封边界划分为模制模区域和非模制区域；　在衬底上配置多个导电迹线，每个导电迹线具有位于模制区域的内部连接和位于非模制区域的外部连接；　配置横跨密封边界的多个非导电虚拟迹线，所述多个虚拟迹线插入在导电迹线之间，所述导电迹线按照比预定的最小空气纹理形成距离（Ｄ↓［ｍｉｎ］）更大的间隔而间隔开；　在衬底上配置焊接掩模，所述掩模覆盖导电迹线和非导电虚拟迹线；以及　用模制复合物密封衬底的模制区域。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：吉恩费尔顿，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]