一种半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法，涉及半导体制造技术领域，以解决存储接触部和位线结构之间产生的寄生电容较大，从而影响半导体器件工作性能的问题。所述半导体器件包括：具有有源区的半导体衬底；形成在半导体衬底上的位线结构，位线结构包括接触部，以及位于接触部上的位线主体，接触部与有源区的其中一部分接触；以及形成在相邻两个位线结构之间的存储接触部，存储接触部与有源区的另一部分接触；其中，位线主体在接触部上方的部分具有比位线主体的其他部分低的顶部高度。所述半导体器件的制造方法用于制造半导体器件。体器件的制造方法用于制造半导体器件。体器件的制造方法用于制造半导体器件。

【技术实现步骤摘要】
一种半导体器件及其制造方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体器件及其制造方法。

技术介绍

[0002]图1示出了一种现有技术中半导体器件结构示意图。如图1所示，随着半导体器件的逐渐微缩，存储接触部4和位线结构20之间易产生寄生电容。并且寄生电容c＝ε
·
A/d，其中，ε为相对介电常数，A为位线结构20中导电部分(接触部200和位于接触部200上方的位线主体201)正对存储接触部4的面积，d为位于接触部200上方的位线主体201与存储接触部4之间的垂直距离。由公式c＝ε
·
A/d可知，寄生电容c受位线结构20中导电部分与存储接触部4之间的正对面积A的影响。
[0003]随着半导体存储元件集成度越来越高，在制造DRAM过程中，存储接触部和位线结构之间产生的寄生电容较大，在半导体器件的工作过程中，会降低半导体器件的驱动能力，使半导体器件的工作性能变差。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制造方法，用于降低在存储接触部和位线结构之间产生的寄生电容。
[0005]为了实现上述目的，本专利技术提供一种半导体器件。该半导体器件包括：具有有源区的半导体衬底；
[0006]形成在半导体衬底上的位线结构，位线结构包括接触部，以及位于接触部上的位线主体，接触部与有源区的其中一部分接触；
[0007]以及形成在相邻两个位线结构之间的存储接触部，存储接触部与有源区的另一部分接触；
[0008]其中，位线主体在接触部上方的部分具有比位线主体的其他部分低的顶部高度。
[0009]与现有技术相比，本专利技术提供的半导体器件中，在半导体衬底上形成有位线结构，上述位线结构包括接触部以及位于接触部上方的位线主体，并且接触部与有源区的其中一部分接触，所以位于接触部上方的位线主体可以通过接触部与有源区的其中一部分连接，而位线主体的其他部分不与有源区连接。同时，位线主体在接触部上方的部分具有比位线主体的其他部分低的顶部高度。此时，沿着位线主体的长度延伸方向，上述位线主体的顶部高度呈高低起伏的曲线式或折线式变化，而现有技术中位线主体的各部分顶部高度均相等。本专利技术提供的半导体器件中，位线主体在接触部上方的部分具有比位线主体的其他部分低的顶部高度，使得位线结构中的接触部和位于接触部上方的位线主体与存储接触部之间的正对面积小于现有技术中接触部和位于接触部上方的位线主体与存储接触部之间的正对面积，从而可以有效的降低存储接触部和位线结构之间产生的寄生电容，提高半导体器件的驱动能力，以及半导体器件的工作性能。
[0010]本专利技术还提供一种半导体器件的制造方法。该半导体器件的制造方法包括：
[0011]提供具有有源区的半导体衬底；
[0012]在半导体衬底上形成一半导体层；
[0013]刻蚀半导体层和半导体衬底，在半导体衬底上形成接触孔；接触孔与有源区的其中一部分接触；
[0014]在接触孔内形成接触材料层，接触材料层的顶面低于半导体层的顶面；
[0015]在接触材料层和半导体层上依次淀积位线材料层和隔离材料层；
[0016]刻蚀隔离材料层、位线材料层、接触材料层和半导体层，以形成隔离层、位线主体、接触部以及连接部。
[0017]与现有技术相比，本专利技术提供的半导体器件的制造方法的有益效果与上述技术方案所述的半导体器件的有益效果相同，此处不做赘述。
附图说明
[0018]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0019]图1示出了一种现有技术中半导体器件结构示意图；
[0020]图2示出了本专利技术实施例提供的半导体器件的结构示意图；
[0021]图3示出了本专利技术实施例提供的位线主体高度变化示意图；
[0022]图4示出了本专利技术实施例中形成半导体层后的结构示意图；
[0023]图5示出了本专利技术实施例中形成接触孔后的结构示意图；
[0024]图6示出了本专利技术实施例中形成接触材料层后的结构示意图；
[0025]图7示出了本专利技术实施例中回刻接触材料层后的结构示意图；
[0026]图8示出了本专利技术实施例中形成位线材料层和隔离材料层后的结构示意图；
[0027]图9示出了本专利技术实施例中形成位线结构后的结构示意图；
[0028]图10示出了本专利技术实施例中形成第一侧墙后的结构示意图；
[0029]图11示出了本专利技术实施例中形成第二侧墙，第三侧墙和第四侧墙后的结构示意图；
[0030]图12示出了本专利技术实施例中形成存储接触部后的结构示意图。
[0031]附图标记：
[0032]10为半导体衬底，100为有源区，101为接触孔，20为位线结构，200为接触部，201为位线主体，202为连接部，203为隔离层，204为第一过渡部，205为第二过渡部，206为水平连接部，207为半导体层，208为接触材料层，209为位线材料层，210为隔离材料层，30为侧墙，300为第一侧墙，301为第二侧墙，302为第三侧墙，303为第四侧墙，4为存储接触部。
具体实施方式
[0033]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0034]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的
各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0035]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本专利技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0036]此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本专利技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
[0037]在本专利技术的描述中，需要说明的是，除非另有明确的规本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：具有有源区的半导体衬底；形成在所述半导体衬底上的位线结构，所述位线结构包括接触部，以及位于所述接触部上的位线主体，所述接触部与所述有源区的其中一部分接触；以及形成在相邻两个所述位线结构之间的存储接触部，所述存储接触部与所述有源区的另一部分接触；其中，所述位线主体在所述接触部上方的部分具有比所述位线主体的其他部分低的顶部高度。2.根据权利要求1所述的半导体器件，其特征在于，所述位线主体的其他部分与半导体衬底之间包括连接部，所述连接部的材料包括多晶硅，所述连接部的顶面高于所述接触部的顶面。3.根据权利要求2所述的半导体器件，其特征在于，所述位线结构还包括位于所述位线主体上的隔离层；所述半导体器件还包括位于所述连接部、接触部、位线主体和隔离层两侧的侧墙。4.根据权利要求1所述的半导体器件，其特征在于，所述位线主体的其他部分包括第一过渡部、第二过渡部和水平连接部；所述水平连接部位于所述第一过渡部和第二过渡部之间，所述水平连接部的顶部高度大于位于所述接触部上的位线主体的顶部高度，所述水平连接部分别通过所述第一过渡部和所述第二过渡部与位于所述接触部上的位线主体连接。5.根据权利要求1所述的半导体器件，其特征在于，所述位线主体包括阻挡层，以及位于所述阻挡层上的金属层；所述阻挡层的材料包括TiN、TaN、W...

【专利技术属性】
技术研发人员：郭炳容，杨涛，卢一泓，胡艳鹏，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：