包括增压器板的快闪存储器装置制造方法及图纸

本发明专利技术揭示一种并入有独特增压器板设计的ＮＡＮＤ快闪存储器装置。在读取及编程操作期间给所述增压器板施加偏压，且在许多情形中与浮动栅极的耦合减小编程及读取存储于所述栅极内的电荷所需的电压电平。所述增压器板还屏蔽浮动栅极之间的不合需要的耦合。与所述独特增压器板一起使用的自增压、局部自增压及擦除区域自增压模式进一步改善读取／写入可靠性及准确度。因此，根据本发明专利技术可实现更紧凑及可靠的存储器装置。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及快闪EEPROM(电可擦除及可编程只读存储器)型非易失性 半导体存储器，特定来说涉及操作NAND型存储器单元阵列的结构和方法。
技术介绍
如今所使用的有许多商业上已取得成功的非易失性存储器产品，尤其是呈小 形状因数卡形式的产品，其采用快闪EEPROM单元阵列。一个常用快闪EEPROM架构使用NAND阵列，其中通过个别位线(BL) 与参考电位之间的一个或一个以上选择晶体管连接大量存储器单元串。NAND阵 列在所述技术中众所周知且目前广泛地用于各种消费者装置中。图2A中以平面 图显示此阵列的一部分。BL0至BL4(其中BL0至BL3还标记为12至16)代表与 整体垂直金属位线(未显示)的扩散式位线连接。尽管每一串内显示四个浮动栅极 存储器单元，但个别串在一列内通常包含16、 32或更多存储器单元电荷存储元 件，例如浮动栅极。标记为WL0至WL3(图2B内标记为P2，沿图2A的线A-A 的横截面)的控制栅极(字)线及串选择线SGD及SGS延伸跨越浮动栅极行上的多 个串，通常是在多晶硅内(图2B内标记为P1)。然而，对于晶体管40及50，控 制栅极和浮动栅极可电连接(未显示)。控制栅极线通常作为自行对准堆迭形成于 浮动栅极上，并通过中间介电层19彼此电容性耦合，如图2B中所示。串的顶部 及底部共同通过晶体管分别连接到位线及共用源极线，所述晶体管使用从外围电 性驱动的浮动栅极材料(P1)作为其有源栅极。浮动栅极与控制栅极之间的此电容 性耦合使浮动栅极的电压通过增加与其耦合的控制栅极上的电压而升高。在编程 期间通过以下方式对一列内的个别单元加以读取与验证使所述串内的剩余单元 接通(其通过在其相应字线上放置相对高电压并在一个选定字线上放置相对较低 电压)，使流过每一串的电流主要仅取决于选定字线下的已定址单元中所存储的电 荷的电平。通常感测大量平行串的所述电流，以便沿一行平行浮动栅极读取电荷 电平状态。在以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的相关实 例，所述专利/专利申请案的全文全部以引用方式并入本文中美国专利第 5,570,315; 5,774,397; 6,046,935、 6,456,528及6,522,580号。当前快闪EEPROM阵列的电荷存储元件是最常用导电浮动栅极，通常由经掺杂多晶硅材料形成。然而，也可使用具有电荷存储能力的其它材料，其不必是导电性的。此替代材料的实例为氮化硅。此单元在野崎孝明(TakaakiNozaki)等 人的文章中予以描述，标题为用于半导体磁盘应用的具有MONOS存储器单元 的l-Mb EEPROM( A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application) ， 1991年4月的IEEE固态电路学刊第26巻第4期，第497 至501页。典型非易失性快闪阵列的存储器单元划分成一起擦除的单元的离散区块。 即，所述区块含有可作为擦除单元一起单独擦除的最小数目的单元，尽管可在单 一擦除操作中擦除多个区块。每一区块通常存储一个或一个以上数据页，所述页 是定义为可作为基本编程及读取单元而同时经受数据编程及读取操作的最小数 目的单元，尽管在单一操作中可编程或读取多个页。每一页通常存储一个或多个 数据区段，所述区段的大小由主机系统来定义。遵循关于磁盘驱动器而建立的标 准， 一实例是512个字节的用户数据区段，加上某些数目的关于用户数据和/或其 中存储所述用户数据的区块的管理信息的字节。如同在大多数集成电路应用中一样，对于快闪EEPROM阵列，还存在縮小 实施某些集成电路功能所需的硅衬底面积的压力。 一直需要增加硅衬底的给定面 积中可存储的数字数据量，以便增加给定尺寸存储器卡及其它类型封装的存储容 量，或同时增加容量而减小尺寸。增加数据存储密度的另一方法是每存储器单元 电荷存储元件存储多个数据位。此是通过将电荷存储元件的允许电压或电荷存储 窗口划分成两个以上的状态而达到。使用四个此类状态允许每一单元存储二个数 据位，八个状态允许每一单元存储三个数据位，以此类推。多状态快闪EPROM 结构的操作描述于第5,043,940; 5，172，338、 5,570,315和6,046,935号美国专利中。使用NAND结构的快闪存储器系统的典型架构包含NAND阵列，其中每一 阵列包含若干NAND串。例如，图3A仅显示图2A的存储器阵列的三个NAND 串11、 13及15，所述阵列含有三个以上的NAND串。图3A的NAND串中的每 一者均包含两个选择晶体管与四个存储器单元。例如，NAND串11包含选择晶 体管20及30以及存储器单元22、 24、 26及28。 NAND串13包含选择晶体管 40及50以及存储器单元42、 44、 46及48。每一串通过其选择晶体管(例如选择 晶体管30及选择晶体管50)与源极线连接。使用选择线SGS来控制源极侧选择 栅极。通过由选择线SGD控制的选择晶体管20、 40等将各NAND串与相应位 线连接。在其它实施例中，所述选择线不一定必需为共用的。字线WL3与存储 器单元22及存储器单元42的控制栅极连接。字线WL2与存储器单元24及存储 器单元44的控制栅极连接。字线WL1与存储器单元26及存储器单元46的控制 栅极连接。字线WL0与存储器单元28及存储器单元48的控制栅极连接。如可 看到，每一位线及相应NAND串包括存储器单元阵列的各列。字线(WL3、 WL2、 WL1及WL0)包括所述阵列的各行。每一字线均与所述行中每一存储器单元的控制栅极连接。例如，字线WL2与存储器单元24、 44及64的控制栅极连接。图3B为描绘若干NAND阵列的电路图，其中每一阵列由一组共用字线来控 制。图2A及3的阵列呈现为图3B中的顶部阵列。如图3B中所示，同一阵列内 的每一NAND串(例如11、 13)与多个位线12、 14...中的一者以及共用源极线连 接，并由一组共用字线控制(WL0-WL3)。每一存储器单元均可存储数据(类比或数字)。当存储一个数字数据位(二进制 存储器单元)时，所述存储器单元的可能阈值电压的范围划分为两个范围，向各范 围指派逻辑数据1及0。在NAND型快闪存储器的一个实例中，擦除存 储器单元后电压阈值为负并被定义为逻辑1。编程操作后的阈值电压为正且 被定义为逻辑0。当阈值电压为负并通过向其控制栅极施加0伏来尝试读取 时，存储器单元会传导电流以指示正在存储逻辑一。当阈值电压为正并尝试读取 操作时，存储器单元不会接通，其指示存储逻辑零。存储器单元还可存储多级信 息，例如，多个数字数据位。在存储多级数据的情形下，将可能阈值电压的范围 划分为数据等级的数目。例如，如果存储四个级的信息，便有四个阈值电压范围， 每一范围指派给一个数据值。通过多个(即两个以上)阈值电压范围之间的差别化 来存储数据的存储器称为多状态存储器。在NAND型存储器的一个实例中，擦 除操作后的阈值电压为负并被定义为11。正阈值电压用于10 、 01及 00的状态。当编程NAND快闪存储器单元时，向控制栅极施加编程电压且将针对编程 而选择的NAND串的通道区域接地(OV本文档来自技高网...

【技术保护点】
一种在快闪存储器装置中使用的方法，所述快闪存储器装置具有ＮＡＮＤ架构的晶体管串，所述ＮＡＮＤ架构包括第一选择栅极、多个浮动栅极及第二选择栅极，所述方法包括：　提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串的浮动栅极 上方；及　提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展并且定位于毗邻字线之间而非其上方；及　通过向多个未选定字线及所述增压器板施加读取电压电平来读取存储在选定字线下的浮动栅极上的电荷，所述 读取电压电平小于在缺少所述增压器板及施加于其的所述读取电压电平情况下原本所需的电压电平。

【技术特征摘要】
【国外来华专利技术】US 2005-12-27 11/319,908;US 2005-12-27 11/319,2601、一种在快闪存储器装置中使用的方法，所述快闪存储器装置具有NAND架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串的浮动栅极上方；及提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物平行于所述字线伸展并且定位于毗邻字线之间而非其上方；及通过向多个未选定字线及所述增压器板施加读取电压电平来读取存储在选定字线下的浮动栅极上的电荷，所述读取电压电平小于在缺少所述增压器板及施加于其的所述读取电压电平情况下原本所需的电压电平。2、 一种在快闪存储器装置中使用的方法，所述快闪存储装置具有NAND架 构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择 栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串 的浮动栅极上方；及提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物 平行于所述字线伸展且定位于毗邻字线之间而非覆盖所述字线的上表面；及通过向多个未选定字线施加读取电压并向所述增压器板施加等于或大于所 述读取电压的电压来读取存储于选定字线下的浮动栅极上的电荷，所述读取电压 小于在缺少所述增压器板及施加于其的所述读取电压电平情况下原本所需的电 压。3、 一种在快闪存储器装置中使用的方法，所述快闪存储器装置具有NAND 架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选 择栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串 的浮动栅极上方；及提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物 平行于所述字线伸展且定位于毗邻字线之间而非其上方。4、 一种在快闪存储器装置中使用的方法，所述快闪存储器装置具有NAND 架构的晶体管串，所述NAND架构包括第一选择栅极、多个浮动栅极及第二选择栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串 的浮动栅极上方；及提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物 平行于所述字线伸展且定位于毗邻字线之间而非其上方；及通过向选定浮动栅极上方的字线施加第一电压电平，同时向未选定字线施加 小于所述编程电压的第二电压电平且同时还向所述增压器板施加大于或等于所 述第二电压电平但小于所述第一电压电平的第三电压电平来编程所述选定浮动 栅极。5、 如权利要求4所述的方法，其中提供所述增压器板及向所述增压器板施 加所述第三电压电平减小了假如未提供所述增压器板且未施加所述第三电压电 平情况下在所述选定浮动栅极内产生给定电荷所需的所述第一 电压电平。6、 一种减小编程快闪存储器装置的单元所需的编程电压电平的方法，所述 快闪存储器装置包括存储器单元串，所述串包括多个浮动栅极，所述方法包括提供垂直于所述串的轴线的多个字线，所述多个字线的每一字线位于所述串 的浮动栅极上方；提供增压器板，其包括多个指形物以及连结所述指形物的部分，所述指形物 平行于所述字线伸展且定位于毗邻字线之间而非覆盖所述毗邻字线；向定位于选定浮动栅极上方的所述多个字线的字线施加所述编程电压； 在施加所述编程电压的同时用所述增压器板向所述选定浮动栅极施加第二 电压，在所述增压器板处施加的所述第二电压减小编程所述单元所需的所述编程 电压的电平。7、 如权利要求6所述的方法，其进一步包括向定位于一个或一个以上未选 定浮动栅极上方的所述字线施加第三电压，所述第三电压的电平小于所述第二电 压的电平。8、 一种在具有NAND架构的装置的快闪存储器...

【专利技术属性】
技术研发人员：图安法姆，东谷雅明，格里特简赫民克，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US[美国]