产生正负高压的电源输出电位复位电路制造技术

当输出节点（１０６）输出第三电源电位的状态被切换到输出第二电源电位的状态时，第二电源电位的馈送单元经由第一Ｐ沟道ＭＯＳＦＥＴ（ｔｐｌ）被连接到输出节点（１０６）。而且，当第一Ｐ沟道ＭＯＳＦＥＴ（ｔｐｌ）被关断时，亦即当第三电源电位被输出到输出节点（１０６）时，第三电源电位电加到第一Ｐ沟道ＭＯＳＦＥＴ（ｔｐｌ）的栅极。因此，即使当输出节点（１０６）的电位升至第三电源电位时，此晶体管也不接通。于是第二电源电位（Ｖｃｃ）同输出节点（１０６）彼此恰当地电隔离。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到一种半导体器件，确切地说是涉及到一种用来切换内部电路输出电压的复位电路，它输出一个外部馈送的电源电压或从电源电压产生的内部电压。在执行数据写入、读出和擦除之类电操作的快速存储器之类的半导体器件中，除了外部馈送的电源电压，还内部产生多个电压并用于上述操作。例如，在快速存储器中，各存储单元由一个其漏极和控制栅极分别边接于位线和字线的晶体管组成。执行擦除的方式是将正高压加于组成存储单元的晶体管的控制栅，而负高压加于其源极和P阱，致使电子利用隧道效应注入到浮栅中。执行写入的方式是将负高压加于控制栅，而正高压加于漏极，致使电子利用隧道效应被浮栅清除。现描述用于常规快速存储器各种操作的内部电压。附图说明图19示出了快速存储器各种工作状态中馈送到选定的和未选定的区段中的存储器的各种电压。例如，如图19所示，当在选定区段执行擦除时，源电压Vs为-8V，控制栅电压Vcg为10V，P阱电压BG为-8V，而漏电压Vd浮置(Z)。选定区段和未选定区段中的存储单元也加有在各工作模式中预定数值的源电压Vs、控制栅电压Vcg漏电压Vd和P阱电压BG，使各个操作得以执行。在外部只馈送3V电源电压的结构中，6V、10V、4V、-8V和-4V的电压须由此电源电压产生。为此，快速存储器通常在内部配置有包括电荷激励电路的正电压发生电路和负电压发生电路。以下更具体地描述采用上述正电压发生电路和负电压发生电路在存储单元上执行的擦除和写入操作。如前所述，当注入的电子存在于浮栅时，就可获得存储单元的擦除态。因此，比起电子未被注入的状态来，在擦除态的存储单元的晶体管的阈值电压向正电压偏移。在从快速存储器存储单元读出储存的信息的操作中，在源极接地而约为IV的正电压加于漏极的工作模式中将一恒定电定加于控制栅，并借助于检测源和漏之间是否有一定电流流过的方法来确定储存的信息。当执行读出操作时，在阈值电压由于擦除操作而正向偏移的晶体管中，此电流不流通。现描述擦除储存信息并将储存信息重新写入快速存储器的操作。图20中的横坐标表示存储单元中晶体管的阈值电压，纵坐标表示具有相应阈值电压的芯片中的晶体管数目即位数。新储存信息的写入通常在待要进行写入的块中擦除存储单元的储存信息之后按下面将要详述的条理执行。现描述写入操作。在下面的描述中，在待要进行写入的位上执行了上述擦除的状态称为起始状态。在起始状态中，块中存储单元晶体管的阈值电压分布成中心值作正向偏移，如图20中A所示。在这种状态下来执行写入，亦即在对应于待要写入的晶体管上编程。此时，栅极相对于漏极保持在负电位(-14V)，以便将电子从浮栅移入漏极。随着清移的进行，对应于写入位的晶体管的阈值分布从图20中的A改变为B、C和D。然而，若此状态保持原状，则全部电子将从浮栅清除，阈值电压将进一步向负值偏移。这种状态相当于图20中的状态E。于是，即使OV加于栅极，在存储单元晶体管中也会有电流在源和漏之间流通。这意味着下述情况。如图19中下部所示，为了改选存储单元，即使栅极设定为OV，在源漏之间也得不到高阻抗态(在图19中用字母Z表示)，单元中有漏电流。这导致难以正确地读出被选定的存储单元的信息。这种状诚称为重复编程态。在实际编程中，写入时电压以脉冲的形式加于栅和漏之间以防止上述重复编程。下面将参照图20和19来描述上述过程。若在已被编程的位上执行写入，可能发生重复编程。因此必须在所有的位上执行程序检验以设定初始状态。然后加上程序写入脉冲并检验编程状态。例如，第一脉冲加于阈值如图20中A所示地分布的晶体管之后，对应于写入位的晶体管的阈值为B所示地分布。若阈值改变不足，则再加脉冲。这个手续相当于图21中施加程序脉冲和程序检验的步骤，而且一直重复到各编程位的阈值达到一个适当的值为止。用上述手续，对应于编程位的晶体管的阈值从图20中B所示的状态，经过C所示的状态，改变成D所示的状态。此时即完成了程序的写入。现参照附图简述常规快速存储器的操作。图18方框图示出了常规快速存储器的结构。在图18中，为简化起见，区段中的存储单元阵列示为简化的2×2结构形式。写入/擦除控制电路1控制着写入和擦除操作的时间以及各操作的电压。数据I/O缓冲器2向外部输出读出放大器3送来的数据，并将外部输入的写入数据馈送到写入电路4。读出放大器3将经由Y形栅晶体管Q1和Q2送来的存储器阵列11中存储单元的数据进行放大并输出到数据I/O缓冲器2。写入电路4将数据I/O缓冲器2送来的数据馈送到列锁存器17和18。列译码器5接收地址缓冲器13的输出以选择Y形栅晶体管Q1和Q2。6V发生电路6将6V电压馈至列锁存器17和18，它们根据数据“O”而将6V馈至位线。在擦除操作中，一个-4V发生电路7将-4V电压馈至未被选定的存储单元的源极。在写入操作中，一个-8V发生电路8将-8V电压馈至字线和行泽码器12，并在擦除操作中将-8V电压馈至被选定的存储单元的P阱和源极。选择栅译码器接收地址缓冲器13的输出以选择存储单元阵列11中的栅极Q7-Q10。源线驱动器10包括N沟道MOSFETQ3-Q6。源线驱动器10在读出操作中将地电平电压加至存储单元的源线，而在擦除操作中其上加一负电压。存储单元阵列11包括存储单元Q11-Q18以及选择栅Q7-Q10。在存储单元阵列11中，数据被写入由行译码器12和列译码器5所选定的存储单元或从其中擦除。行译码器12接收地址缓冲器13的输出以选择特定的字线。地址缓冲器13接收在存储单元阵列11中选取特定的存储单元的外部馈送的地址信号，并分别将列地址信号和行地址信号输出到列译码器5和行译码器12。参考电压发生电路14在写入检验过程中提供字线电压，并提供6V、10/4V、-8V和-4V发生电路6、19、8和7的参考电压。阱电位切换电路15在存储单元擦除过程中将负高压加至P阱，而在其它操作模式中使P阱接地。传送门16控制着列锁存器17和18同位线之间的边接。列锁存器17和18在写入操作中锁存写入数据。10/4V发生电路19在写入操作中将10V电压馈至选择栅译码器9，在擦除操作中将10V电压馈至字线和行译码器12，而在擦除检验操作中将4V电压馈至字线和行译码器12。检验控制电路20在检验操作中控制着各电路的操作。由于在快速存储器中执行上述的编程，故要求用来产生高于电源电压的编程用正电压的正高压发生电路以及负高压发生电路不仅在程序写入和擦除操作中施加脉冲的过程中保持恒定的电压，而且要满足下面三点首先，当脉冲下降时，输出线的电位必须迅速恢复到原来的电位，而且不向晶体管施加过大的应力。恢复所需时间的降低导致更短的编程所需时间和更短的擦除所需时间。假设不存在输出线的电位复位电路，则即使高压发生电路停止了工作，输出线的电位也会保持原样，或者由于小的漏电而极慢地下降。当存储单元晶体管的状态从这种状态改变到下一操作步骤时，晶体管将承受极大的应力，而且储存在存储单元中的信息会被干扰。因此会出现可靠性问题。换言之，除非输出线的电位复位，否则不能改变存储单元晶体管的操作状态。其次，在使输出线上的高压复位的复位电路的操作中，必须防止高压加到构成高压复位电路的晶体管上。此外，为了进一步改善复位电路的可靠性，希望有一种结构，其中不管晶体管处于开通或本文档来自技高网...

【技术保护点】
一种复位电路，它从外部被馈以一个第一电源电位、一个高于上述第一电源电位的第二电源电位、以及一个高于上述第二电源电位的第三电源电位，并且响应可在第一和第二信号电平电位之间进行切换的外部信号（ＲＳ）而将输出上述第三电源电位到输出节点（１０６）的状态切换到输出上述第二电源电位的状态，这种复位电路包含： 一个馈以上述第一电源电位的第一输入节点（１１０）； 一个馈以上述第二电源电位的第二输入节点（１０９）； 一个根据上述外部信号而选择性地同上述第三电源电位耦合和去耦合的第三输入节点（１０８）； 一个根据上述外部信号的电位电平而选择性地输出上述第一电源电位和上述第三电源电位的控制电路； 一个其栅极接收上述控制电路输出且其漏极连接于上述第二输入节点的第一Ｐ沟道ＭＯＳＦＥＴ（ｔｐｌ）；以及 一个连接于上述第三输入节点以及上述第一Ｐ沟道ＭＯＳＦＥＴ的源极和背栅极的输出节点（１０６）。

【技术特征摘要】
JP 1994-11-29 294836/941.一种复位电路，它从外部被馈以一个第一电源电位、一个高于上述第一电源电位的第二电源电位、以及一个高于上述第二电源电位的第三电源电位，并且响应可在第一和第二信号电平电位之间进行切换的外部信号(RS)而将输出上述第三电源电位到输出节点(106)的状态切换到输出上述第二电源电位的状态，这种复位电路包含一个馈以上述第一电源电位的第一输入节点(110)；一个馈以上述第二电源电位的第二输入节点(109)；一个根据上述外部信号而选择性地同上述第三电源电位耦合和去耦合的第三输入节点(108)；一个根据上述外部信号的电位电平而选择性地输出上述第一电源电位和上述第三电源电位的控制电路；一个其栅极接收上述控制电路输出且其漏极连接于上述第二输入节点的第一P沟道MOSFET(tp1)；以及一个连接于上述第三输入节点以及上述第一P沟道MOSFET的源极和背栅极的输出节点(106)。2.根据权利要求1的复位电路，其中所述的控制电路包括一个其栅极接收上述外部信号、且源极和背栅极连接于上述输出节点、其漏极连接于上述第一P沟道MOSFET的栅极的第二P沟道MOSFET(tp2)以及；一个其栅接收上述外部信号、其源极和背栅极连接于上述第一输入节点且其漏极连接于上述第二P沟道MOSFET的漏极的N沟MOSFET(tn0)。3.根据权利要求1的复位电路，其中所述的上述第三电源电位的馈送单元包括一个产生互补的第一和第二时钟信号(、/)的振荡电路(104)，和一个接收上述第一和第二时钟信号并产生第三电源电位的电荷激励电路(105)；而且上述振荡电路(104)由上述外部信号在工作态和停止态之间切换，当上述控制电路输出第一电源电位时取停止态，而当上述控制电路输出第三电源电位时取工作态。4.根据权利要求1的复位电路，其中所述的复位电路安装在馈以单一外部电源电位的半导体器件上，而上述第一电源电位和上述第二电源电位分别对应于地电位和上述半导体器件的上述外部电源电位。5.根据权利要求4的复位电路，其中所述的半导体器件是一种快速存储器。6.根据权利要求1的复位电路，其中所述的控制电路包括一个其栅极接收上述外部信号(RS)、其源极和背栅极连接于上述输出节点而漏极连接于上述第一P沟道MOSFET(tp1)的栅极的第二P沟道MOSFET(tp2)；一个其一端连接于上述第二P沟道MOSFET的漏极的电阻器(R1)；以及一个其栅极接收上述外部信号(RS)、其源极和背栅极连接于上述第一输入节点(110)而漏极连接于上述电阻器(R1)的另一端的N沟道MOSFET(tn0)。7.根据权利要求1的复位电路，其中所述的控制电路包括一个其栅极接收上述外部信号(RS)、其源极和背栅极连接于上述输出点的第二P沟道MOSFET(tp2)；一个其一端连接于上述第二P沟道MOSFET(tp2)的漏极而另一端连接于上述第一P沟道MOSFET的栅极的电阻器(R1)；以及一个其栅极接收上述外部信号(RS)、其源极和背栅极连接于上述第一输入节点(110)而漏极连接于上述电阻器(R1)的另一端的N沟道MOSFET(tn0)。8.一种复位电路，它从外部被馈以一个第一电源电位和一个负值低于上述第一电源电位的第二电源电位，而且根据可在第一和第二信号电平电位之间切换的外部信号(/RS)而将向输出节点(206)输出上述第二电源电位的状态，切换到输出上述第一电源电位的状态。这种复位电路包括一个馈以上述第一电源电位的第一输入节点(210)；一个根据上述外部信号而选择性地同上述第二电源电位进行耦合和去耦合的第二输入节点(208)；一个根据上述外部信号(/RS)的电位电平而选择性地输出上述第一电源电位和第二电源电位的控制电路；一个其栅极接收上述控制电路的输出而其源极连接于上述第一输入节点的第一N沟道MOSFET(tn1)；以及一个连接于第二输入节点(208)以及上述第一N沟道MOS-FET(tn1)的漏极和背栅极的输出节点(206)。9.根据权利要求8的复位电路，其中所述的控制电路包括一个其栅极接收上述外部信号(/RS)、其源极和背栅极连接于上述输出节点而其漏极连接于上述第一N沟道MOSFET(tn1)的栅极的第二N沟道MOSFET(tn2)；其栅极连接于上述第一输入节点(210)而漏极连接于上述第二N沟道MOSFET(tn2)的漏极的P沟道M...

【专利技术属性】
技术研发人员：中井宏明，小林真一，三原雅章，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]