【技术实现步骤摘要】
降噪电路及方法、显示装置
[0001]本专利技术涉及通信领域，具体而言，涉及一种降噪电路及方法、显示装置。
技术介绍
[0002]阵列基板行驱动(Gate Driver on Array，简称为GOA)驱动电路是利用液晶显示器阵列制程将行(Gate)扫描驱动信号电路制作在阵列基板上来实现对像素单元的逐行驱动扫描。GOA驱动电路不仅能够减少外接集成电路的焊接工序，提高集成度，还可以提升产能降低生产成本，是中小尺寸液晶显示产品(例如手机)的首选。
[0003]但是传统的GOA驱动电路中，驱动晶体管阈值电压(Vth)不均匀而且消除GOA驱动电路中的会出现电容耦合效应，导致Gate output输出异常，从而导致显示屏显示不稳定和错充电的现象。
[0004]针对相关技术中，GOA驱动电路中，电容发生耦合效应导致输出异常现象且噪声大等问题，尚未提出有效的解决方案。
技术实现思路
[0005]本专利技术实施例提供了一种降噪电路及方法、显示装置，以至少解决相关技术中，GOA驱动电路中，电容发生耦合效应导致输...
【技术保护点】
【技术特征摘要】
1.一种降噪电路，其特征在于，包括：输入电路，与所述输入电路串联的降噪电路，与所述降噪电路串联的输出电路；其中，所述降噪电路包括：第一降噪电路，与所述第一降噪电路连接的第二降噪电路；所述第一降噪电路包括：至少两个第一控制电路，且所述至少两个第一控制电路均与上拉结点连接，所述至少两个第一控制电路中的至少一个第一控制电路与所述输入电路的输入信号端连接，且所述至少两个第一控制电路中的另外一个第一控制电路用于为所述上拉结点降噪；所述第二降噪电路包括：至少两个第二控制电路，且所述至少两个第二控制电路均与所述输出电路的输出结点连接，所述至少两个第二控制电路中的至少一个第二控制电路与所述输入电路的第一时钟信号端连接，且所述至少两个第二控制电路中的另外一个第二控制电路用于为所述输出结点降噪。2.根据权利要求1所述的降噪电路，其特征在于，所述降噪电路还包括：与所述第二降噪电路并联连接的第三降噪电路，与所述第三降噪电路并联连接的第四降噪电路，其中，所述第三降噪电路包括：至少两个第三控制电路，且所述至少两个第三控制电路均与第一下拉结点连接，所述至少两个第三控制电路中的至少一个第三控制电路与所述输入电路的第二时钟信号端连接，且所述至少两个第三控制电路中的另外至少一个第三控制电路用于为所述第一下拉结点降噪；所述第四降噪电路包括：至少两个第四控制电路，且所述至少两个第四控制电路均与第二下拉结点连接，所述至少两个第四控制电路中的至少一个第四控制电路与第二时钟信号端连接，且所述至少两个第四控制电路中的另外至少一个第四控制电路用于为所述第二下拉结点降噪。3.根据权利要求1所述的降噪电路，其特征在于，所述第一降噪电路包括：第一晶体管，第二晶体管，第十晶体管，第十三晶体管，其中，所述第一晶体管与所述第十三晶体管并联，所述第二晶体管与所述第十三晶体管并联，所述第一晶体管和所述第十三晶体管均与所述输入信号端连接，所述第二晶体管和所述第十晶体管均与公共接地端VSS连接。4.根据权利要求2所述的降噪电路，其特征在于，所述第二降噪电路包括：第三晶体管，第四晶体管，第十一晶体管和第十二晶体管，其中，所述第四晶体管，第十一晶体管和第十二晶体管并联连接，所述第三晶体管与所述第二时钟信号端连接，所述第四晶体管，第十一晶体管和第十二晶体管并联连接均与公共接地端VSS连接。5.根据权利要求2所述的降噪电路，其特征在于，所述第三降噪电路包括：第八晶体管和第九晶体管，其中，所述第九晶体管与所述第二时钟信号端连接，所述第八晶体管与公共接地端VSS连接。6.根据权利要求2所述的降噪电路，其特征在于，所述第四降噪电路包括：第五晶体管和第六晶体管，其中，所述第五晶体管与所述第二时钟信号端连接，所述第六晶体管与公共接地端VSS连接。7.根据权利要求6所述的降噪电路，其特征在于，所述降噪电路还包括：电容，所述电容分别与所述上...
【专利技术属性】
技术研发人员：孙佳，
申请(专利权)人：重庆康佳光电技术研究院有限公司，
类型：发明
国别省市：
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