带有外延隐埋层的沟槽式电容器制造技术

沟槽式电容器，其在沟槽的下部内有ｅｐｉ层。该ｅｐｉ层起沟槽式电容器的隐埋极板的作用。一个扩散区包围沟槽的下部，用以增强ｅｐｉ层的掺杂剂浓度。扩散区例如是通过汽相掺杂、等离子体掺杂或等离子体浸没离子注入法形成的。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】这是1998年4月6日提交的题目为“TREANCH CAPACITOR WITHEPI BURIED LAYER”的USSN09/056119的部分继续申请。本专利技术一般而言涉及器件和器件制造，更具体地说涉及沟槽(trench)式电容器。集成电路(IC)或芯片采用电容器以供电荷存储时使用。采用电容器来存储电荷的IC的一个例子是存储器IC，比如动态随机存取存储器(DRAM)芯片。电容器中电荷的电平(“0”或“1”)代表一比特数据。DRAM芯片包括由行和列互连而成的存储器单元阵列。通常，行连接和列连接被分别称为字线和位线。从存储器单元读数据或向其写数据是通过激励适当的字线和位线而完成的。通常，DRAM存储器单元包括一个与电容器相连的晶体管。该晶体管包括被一沟道隔开的两个扩散区，沟道的上方是栅。根据扩散区之间的电流流向，一个被称为漏，而另一个为源。术语“漏”和“源”在本文可以互换地指代两个扩散区。栅连接到字线，一个扩散区连接到位线，而另一扩散区连接到电容器。在栅上施加适当电压将使晶体管切换至“通”状态，使电流流经扩散区之间的沟道，从而构成电容器和位线之间的连接。关断晶体管将会因阻止电流流经沟道而切断这一连接。在DRAM中通常使用的一种电容器是沟槽式电容器。沟槽式电容器是形成于衬底中的三维结构。通常，沟槽式电容器包括刻蚀到衬底中的深沟槽。该沟槽例如用n型掺杂多晶硅填充。掺杂多晶硅用作为电容器的一个电极(称为“存储节点(node)”)。一个n型的掺杂区包围沟槽的下部，起第二电极的作用。该掺杂区被称为“隐埋极板”。一个节点介质将隐埋极板和存储节点隔开。形成隐埋极板的常规技术包括将掺杂剂向外扩散到包围沟槽下部的衬底区域中。掺杂剂源通常由n型掺杂的硅酸盐玻璃，例如掺砷的硅酸盐玻璃(ASG)之类提供。在构成隐埋极板之后，淀积节点介质，从而构成沟槽的侧壁的一个衬层。但是，形成隐埋极板的常规技术会导致沟槽侧壁的表面相对粗糙。沟槽侧壁的粗糙表面降低了节点介质的质量，对成品率有不利影响。根据上述讨论，希望能够提供在沟槽侧壁表面粗糙度得到降低的沟槽式电容器。本专利技术涉及一种改进了的沟槽式电容器，比如存储器单元所采用的那种。在一个实施例中，沟槽式电容器使用于例如DRAM或嵌入式DRAM芯片之中的一个DRAM单元。沟槽式电容器包括一个衬着沟槽下部的外延层。在一个实施例中，对外延(epi)层掺杂，使其起电容器隐埋极板的作用。沟槽的下部设置了一个扩散区。在epi隐埋极板的上方是介质衬垫圈(collar)。节点介质衬着该介质衬垫圈和epi隐埋极板，使沟槽式电容器的存储节点与隐埋极板隔离。可以提供一个epi隔离层来提供在掺杂的epi隐埋极板和衬底之间的分离。附图说明图1是常规DRAM单元；图2a-b是用于在DRAM单元内构成隐埋极板的常规工艺；图3是根据本专利技术的一个实施例的DRAM单元；图4a-f是形成图3DRAM单元的本专利技术一实施例的工艺；图5a-c是根据本专利技术一个实施例的形成衬垫圈的一个工艺；图6a-c是根据本专利技术的形成衬垫圈的另一个工艺。本专利技术一般涉及IC，更具体地说涉及沟槽式电容器。这样的IC包括例如存储器IC，比如随机存取存储器(RAM)，动态RAM(DRAM)，同步DRAM(SDRAM)，静态RAM(SRAM)，和只读存储器(ROM)或其它的存储器IC。其它IC包括逻辑器件，比如可编程逻辑阵列(PLA)，专用集成电路(ASIC)，合并逻辑/存储器IC(嵌入式DRAM)，或任何电路器件。通常，在一个半导体衬底，比如硅晶片上要并行制造多个IC。在加工之后，晶片被分割，以便将这些IC分离为多个单独的芯片。然后这些芯片被封装成最终产品，以便使用于例如计算机系统，蜂窝电话，个人数字助理(PDA)等消费产品中，和其它产品中。为便于讨论，结合形成单个单元的过程描述本专利技术。为便于讨论，对本专利技术的描述是从一个DRAM单元的角度进行的。但是，本专利技术一般还延及到沟槽式电容器的形成。为更好地理解本专利技术，引入了对常规沟槽式电容器DRAM单元的描述。图1是常规沟槽式电容器DRAM单元100。对此类常规沟槽式电容器DRAM单元的描述例如参见IEDM 93-627的Nesbit等所著的“A0.6μm2256Mb Trench DRAM Cell With Self-Aligned BuriedStrap(BEST)”，该文章在此引以为参考用。通常，字线和位线将一个存储器单元阵列互连，构成DRAM芯片中的一个单元阵列。DRAM单元包括在衬底101中形成的沟槽式电容器160。衬底轻掺杂以p型掺杂剂(p-)，比如硼(B)。沟槽通常填充以多晶硅(poly)，此多晶硅重掺杂有n掺杂剂(n+)，比如砷(As)或磷(P)。掺有例如As的隐埋极板165被设置在衬底内，包围着沟槽下部。As从形成于沟槽侧壁上的掺杂剂源，例如ASG扩散到硅衬底中。多晶硅和隐埋极板用作为电容器的电极。节点介质164使这些电极隔离。DRAM单元还包括晶体管110。该晶体管包括栅112和扩散区113和114。被沟道分离的扩散区是通过注入n型掺杂剂比如磷(P)而形成的。节点扩散区125被称为“节点结”，它将电容器和晶体管耦合到一起。节点扩散区通过将掺杂剂从沟槽多晶硅经隐埋条162向外扩散形成的。衬垫圈168形成于沟槽的上部处。在本文中，沟槽的上部是指包括衬垫圈的那部分，而下部是指衬垫圈以下的那部分。衬垫圈防止节点结向隐埋极板的泄漏。泄漏是不希望发生的，因为它会降低单元的保持时间。在衬底表面的下方设置了一个隐埋阱170，该隐埋阱包括n型掺杂剂，比如硼或砷。隐埋n阱中掺杂剂的峰值浓度大约位于衬垫圈的底部处。通常，与隐埋极板相比该阱是轻掺杂的。隐埋阱的作用是连接阵列中各DRAM单元的隐埋极板。通过在栅和位线上施加适当电压而激励晶体管可以访问沟槽式电容器。一般而言，栅形成字线，而扩散区113经接触区183耦合到DRAM阵列中的位线185。位线185经中间的介质层189与扩散区隔离。设置了一个浅槽隔离(STI)180，用于使DRAM单元与其它单元或器件隔离。如图所示，字线120形成于沟槽上方，并经STI与其隔离。字线120被称为“传输字线”。这样的结构被称为折叠式位线架构。图2a-b是形成DRAM单元的隐埋极板的常规工艺。参看图2a，在衬底201的表面上形成衬垫叠层207。该衬垫叠层包括多层，比如衬垫氧化层204和衬垫阻挡层205。衬垫阻挡层由例如氮化物构成。衬垫叠层还包括形成于衬垫阻挡层上方的硬掩模层206。该硬掩模的作用是作为形成沟槽的刻蚀掩模。衬垫叠层是利用常规的光刻和腐蚀技术构图的，从而限定了将要形成沟槽210的区域。沟槽的形成是利用各向异性刻蚀，比如反应离子刻蚀(RIE)完成的。然后沟槽被衬以ASG层220，ASG层的作用是形成隐埋极板的掺杂剂源。可以在ASG上形成薄的TEOS层，以确保与填充沟槽的淀积抗蚀剂层230有良好的粘附效果。对抗蚀剂层开槽，使沟槽上部的ASG层暴露。暴露的ASG利用湿法腐蚀工艺除去。参看图2b，抗蚀剂层的其余部分相对于ASG有选择地从沟槽中除去。由例如TEOS构成的介质层208被淀积在沟槽表面。该TEOS层防止砷原子自动掺杂到硅侧壁的暴露上部。进行退火，以便将砷原子由本文档来自技高网...

【技术保护点】
半导体集成电路，包括： 沟槽式电容器，其包括一个位于氧化物衬垫圈下方的衬在沟槽侧壁下部的外延层，所述衬垫圈衬在沟槽的上部；以及 扩散区，其包围沟槽的下部。

【技术特征摘要】
【国外来华专利技术】US 1998-6-26 09/1059451.半导体集成电路，包括沟槽式电...

【专利技术属性】
技术研发人员：M施雷姆斯，H谢菲尔，J曼德尔曼，R斯藤格尔，J赫普夫纳，
申请(专利权)人：西门子公司，国际商业机器公司，
类型：发明
国别省市：DE[德国]