具有冗余功能的半导体存储装置制造方法及图纸

提供一种可能降低备用存储单元的不合格几率，并确实能挽救的半导体存储装置。＄本发明专利技术的半导体存储装置包括：正常字线１＃１～１＃４、备用字线２＃１～２＃２和位线３＃１～３＃４。相对正常字线间隔，要把备用字线间隔加宽。并且，正常字线和备用字线之间的间隔也加宽。因此在制造阶段由异物引起的接触不良发生的几率降低。进而，把备用存储单元的存储点６＃１～６＃４的大小增大到比正常存储单元的存储点４＃１～４＃８要大。因此，可以增大备用存储单元的电容。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体存储装置，特别是，涉及一种具有对成为不合格的正常存储单元进行置换的备用存储单元的半导体存储装置。将用附图说明图10，说明现有的DRAM(Dynamic Random AccessMemory，以下称为半导体存储装置)。如图10所示，现有的半导体存储装置9000具备有行列状排列的多个正常存储单元、与行对应的多个正常字线91#1～91#4、与列对应的多个位线93#1～93#4、可置换正常字线的备用字线92#1～92#2和用于置换不合格的正常存储单元的多个备用存储单元。正常字线和备用字线都被连接到行译码器80，按照输入到外部地址输入端子(图未示出)的行地址，而成为选择状态。行译码器80在所输入的行地址相当于不良地址的情况下，包括用于选择与该不良地址对应的备用字线的冗余电路。位线93#1～93#2连接到读出放大器82#1，位线93#3～93#4连接到读出放大器82#2。读出放大器82#1和82#2连接到列译码器84，按照输入到外部地址输入端子(图未示出)的列地址进行选择。图10所示的标号94#1～94#8表示在正常存储单元中包括的电容的存储点，标号99#1～99#4表示在备用存储单元中包括的电容的存储点。并且，标号95表示源／漏区。例如，包括存储点94#1的存储单元，通过正常字线91#3进行选择。因此，存储的电荷，经由位线接点98，传输到位线93#1上。在这样的结构里，例如，当包括存储点94#1的正常存储单元坏了，选择正常字线91#3的活化信号发生时，行译码器80就不能将该正常字线活化，而要进行运作，使备用字线92#1活化。因此，备用存储单元的电荷传送给字线93#2。读出放大器82#1放大包括存储点99#1的备用存储单元的电荷，而不用包括存储点94#1的正常存储单元。即，以备用字线92#1置换正常字线91#3，就是用与备用字线92#1连接的备用存储单元，置换与正常字线91#3连接的正常存储单元。可是，在现有的半导体存储装置中，正常字线和备用字线具有相同的构造，并且正常存储单元和备用存储单元也要制造成具有完全同样大小。因此，备用存储单元也与正常存储单元一样，都有变成不合格的可能性。但是，如果因不合格导致备用存储单元功能不正常，则在正常存储单元有缺陷时，就不可能对其进行挽救。因此，希望备用存储单元变成不合格的几率，比正常存储单元还要低。本专利技术的目的在于提供一种降低备用存储单元的不合格几率，并能可靠地进行挽救的半导体存储装置。根据本专利技术的一个方面，半导体存储装置备有行列状配置的多个正常存储单元、与多个正常存储单元的行对应而设置的多条正常字线、行列状配置，用于置换所述正常存储单元中不合格正常存储单元的多个备用存储单元、及与多个备用存储单元的行对应设置的多条备用字线；并且多条备用字线将分别配置成使多条备用字线间的最小间隔加宽到比多条正常字线间的最小间隔要宽。理想的是，多条备用字线将分别配置成，使多条备用字线与多条正常字线之间的最小间隔加宽到比多条正常字线间的最小间隔要宽。理想的是，多个正常存储单元分别包括第1存储单元电容，和通过对应的正常字线变成导通状态的第1存储单元晶体管；多个备用存储单元分别包括具有比第1存储单元电容的容量要大的容量的第2存储单元电容，和通过对应的备用字线变成导通状态的第2存储单元晶体管。理想的是，多个备用存储单元将分别被配置成，使多个备用存储单元与多个正常存储单元之间的最小距离增大到比多个正常存储单元间的最小距离要大。理想的是，多个备用存储单元将分别被配置成，使多个备用存储单元之间的最小距离增大到比多个正常存储单元之间的最小距离要大。因此，如按照上述半导体存储装置，因为比起正常字线间的间隔来，扩大了备用字线间的间隔，所以可以降低备用字线间由异物引起的接触缺陷发生的几率。因此，确实能够挽救变成不合格的正常存储单元，提高半导体存储装置的成品率。特别是，因为比起正常字线间的间隔来，扩大了正常字线与备用字线之间的间隔，所以可以降低因正常字线与备用字线间的异物引起的接触缺陷发生的几率。特别是，通过扩大备用存储单元中的存储点，可以提高备用存储单元的暂停刷新特性。特别是，通过使正常存储单元与备用存储单元的距离比正常存储单元间的距离要大，所以能够降低正常存储单元与备用存储单元之间的异物引起的接触不良发生的几率。特别是，通过使备用存储单元间的距离比正常存储单元间的距离大，所以能够降低备用存储单元间的异物引起的接触不良发生的几率。根据本专利技术的另一方面，半导体存储装置备有行列状配置的多个正常存储单元、形成用于置换所述多个正常存储单元中不合格正常存储单元的多个备用存储单元的存储单元形成区、及在存储单元形成区的最外周边部分形成的虚拟形成区；多个正常存储单元分别包括第1存储单元晶体管和第1存储单元电容，多个备用存储单元分别包括第2存储单元晶体管和伸向虚拟形成区形成的，具有比第1存储单元电容的容量大的第2存储单元电容。理想的是，虚拟形成区包括形成虚拟单元的区域和形成虚拟布线的区域，第2存储单元电容包括沿虚拟单元的活化区域方向延伸的存储点和与存储点对应设置的单元板极(plate)。因而，倘采用上述半导体存储装置，将备用存储单元延伸到虚拟形成区域。因此，备用存储单元的电容比正常存储单元的要大。因此，因正常存储单元的暂停刷新特性的不合格，而发生了置换成备用存储单元时，通过置换达到提高暂停特性的效果。根据本专利技术的又一个方面，半导体存储装置备有包括正常存储部件和与正常存储部件对应配置的读出放大器部件的正常部件带，和包括备用存储部件和与备用存储部件对应配置的读出放大器部件，在与正常部件带不同的区域上形成的备有部件带；正常存储部件包括行列状配置的多个正常存储单元和与多个正常存储单元的行对应设置的多条正常字线；备用存储部件包括行列状配置，用于置换多个正常存储单元中不合格正常存储单元的，与多个正常存储单元形状不同的多个备用存储单元，和与多个备用存储单元的行对应设置，按与多个正常字线间的间隔不同的间隔配置的多条备用字线。理想的是，多条备用字线将分别被配置成，使多条备用字线间的最小间隔，比多条正常字线间的最小间隔要宽。理想的是，多条备用字线将分别被配置成，使得多条正常字线与多条备用字线之间的最小间隔，比多条正常字线间的最小间隔要宽。理想的是，多个正常存储单元分别包括第1存储单元电容，和通过对应的正常字线变成导通状态的第1存储单元晶体管；多个备用存储单元分别包括具有比第1存储单元电容的容量要大的容量的第2存储单元电容，和通过对应的备用字线变成导通状态的第2存储单元晶体管。理想的是，多个备用存储单元将分别被配置成，使多个备用存储单元与多个正常存储单元之间的最小距离，比多个正常存储单元间的最小距离要大。理想的是，多个备用存储单元将分别被配置成，使多个备用存储单元之间的最小距离，比多个正常存储单元之间的最小距离要大。理想的是，还备有用于根据外部地址，选择对应的行的行译码器；正常存储部件中包括的多条正常字线和所述备用存储部件中包括的多条备用字线，分别借助于行译码器成为选择状态。理想的是，还备有在正常存储部件和所述备用存储部件的列方向配置的多条位线，和用于根据外部地址，选择正常存储部件和所述备用存储部件的对应的列的列本文档来自技高网...

【技术保护点】
一种半导体存储装置，具备有： 行列状配置的多个正常存储单元（４＃１～４＃８）； 与所述多个正常存储单元（４＃１～４＃８）的行对应设置的多条正常字线（１＃１～１＃４）； 行列状配置，用于置换所述多个正常存储单元（４＃１～４＃８）中不合格的正常存储单元的多个备用存储单元（６＃１～６＃４，９＃１～９＃４）； 与所述多个备用存储单元（６＃１～６＃４，９＃１～９＃４）的行对应设置的多条备用字线（２＃１～２＃２）；其特征在于： 所述多条备用字线（２＃１～２＃２）将分别配置成，使得所述多条备用字线间的最小间隔ＳＳＷ加宽到比所述多条正常字线间的最小间隔ＮＮＷ要宽。

【技术特征摘要】
【国外来华专利技术】JP 1999-7-16 202844/991.一种半导体存储装置，具备有行列状配置的多个正常存储单元(4#1～4#8)；与所述多个正常存储单元(4#1～4#8)的行对应设置的多条正常字线(1#1～1#4)；行列状配置，用于置换所述多个正常存储单元(4#1～4#8)中不合格的正常存储单元的多个备用存储单元(6#1～6#4，9#1～9#4)；与所述多个备用存储单元(6#1～6#4，9#1～9#4)的行对应设置的多条备用字线(2#1～2#2)；其特征在于所述多条备用字线(2#1～2#2)将分别配置成，使得所述多条备用字线间的最小间隔SSW加宽到比所述多条正常字线间的最小间隔NNW要宽。2.根据权利要求1所述的半导体存储装置，其特征是所述多条备用字线将分别配置成，使得所述多条备用字线与多条正常字线之间的最小间隔NSW，比所述多条正常字线间的最小间隔NNW要宽。3.根据权利要求1所述的半导体存储装置，其特征是所述多个正常存储单元(4#1～4#8)分别包括第1存储单元电容(4#1～4#8)，和通过对应的正常字线变成导通状态的第1存储单元晶体管T；所述多个备用存储单元分别包括具有比所述第1存储单元电容(4#1～4#8)的容量要大的容量的第2存储单元电容(6#1～6#4)，和通过对应的备用字线变成导通状态的第2存储单元晶体管T。4.根据权利要求1所述的半导体存储装置，其特征是所述多个备用存储单元(9#1～9#4)分别被配置成，使得所述多个备用存储单元与所述多个正常存储单元之间的最小距离SNLS，比所述多个正常存储单元之间的最小距离SNLN要大。5.根据权利要求1所述的半导体存储装置，其特征是所述多个备用存储单元(9#1～9#4)分别被配置成，使得所述多个备用存储单元间的最小距离SNLS，比所述多个正常存储单元间的最小距离SNLN大。6.一种半导体存储装置，具备有形成行列状配置的多个正常存储单元，和用于置换所述多个正常存储单元中不合格的正常存储单元的多个备用存储单元的存储单元形成区，以及在所述存储单元形成区的最外围部分形成的虚拟形成区；所述多个正常存储单元分别包括第1存储单元晶体管T，和第1存储单元电容(4#1～4#10，132)；多个备用存储单元分别包括第2存储单元晶体管T，和伸向所述虚拟形成区形成的，具有所述比第1存储单元电容的容量要大的第2存储单元电容(10#1，10#2，132)。7.根据权利要求6所述的半导体存储装置，其特征是所述虚拟形成区包括形成虚拟单元的区域(12#1，12#2)，和形成虚拟布线的区域(13#1，13#2)；所述第2存储单元电容(10#1，10#2，132)包括沿所述虚拟单元的活化区域方向延伸的存储点(10#1，10#2)，和与所述存储点(10#1，10#2)对应设置的单元屏极(132)。8.一种半导体存储装置，具备有包括正常存储部件(25#1～25#...

【专利技术属性】
技术研发人员：伊藤孝，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]