一种时钟切换电路、时钟系统、芯片和电子设备技术方案

本申请实施例提供一种时钟切换电路、时钟系统、芯片和电子设备，该时钟切换电路包括：第一级联电路，包括由第一时钟信号驱动的多个第一寄存器，且第一级联电路被配置为当多个第一寄存器中任意一个第一寄存器的采样值为零值时，则启动关闭第一时钟信号的动作；第二级联电路，包括由第二时钟信号驱动的多个第二寄存器，且第二级联电路被配置为当多个第二寄存器中所有第二寄存器的采样值为非零值时，则确定将系统时钟信号切换为第二时钟信号；其中，第一时钟信号和第二时钟信号属于频率不同的时钟信号。借助于上述技术方案，本申请实施例能够解决现有技术中存在着的由于时钟切换存在毛刺导致的系统错误的问题。毛刺导致的系统错误的问题。毛刺导致的系统错误的问题。

【技术实现步骤摘要】
一种时钟切换电路、时钟系统、芯片和电子设备


[0001]本申请涉及集成电路领域，尤其涉及一种时钟切换电路、时钟系统、芯片和电子设备。

技术介绍

[0002]随着多时钟技术被应用到芯片，通常在芯片运行时需要切换不同的时钟源。以及，两个不同的时钟源发出的时钟信号可能是完全不相关的，即两个时钟信号的频率和相位可能均不相关，也可能存在一定的相位关系或者频率倍数关系。
[0003]但是，不论是何种时钟信号的关系，不可靠的切换可能会导致在切换时钟源的过程中引入毛刺(glitch)信号，这些毛刺信号可能会被一部分触发器(flip
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flop)捕获到边沿，而另一部分触发器则忽略了该边沿，在这种情况下，会导致输出逻辑错误。
[0004]因此，目前急需一种设计稳定可靠的时钟切换电路。

技术实现思路

[0005]本申请实施例的目的在于提供一种时钟切换电路、时钟系统、芯片和电子设备，以实现两种不同频率的时钟信号的干净切换的效果。
[0006]第一方面，本申请实施例提供了一种时钟切换电路，包括：第一级联电路，包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟切换电路，其特征在于，包括：第一级联电路，包括由第一时钟信号驱动的多个第一寄存器，且所述第一级联电路被配置为当所述多个第一寄存器中任意一个第一寄存器的采样值为零值时，则启动关闭所述第一时钟信号的动作；第二级联电路，包括由第二时钟信号驱动的多个第二寄存器，且所述第二级联电路被配置为当所述多个第二寄存器中所有第二寄存器的采样值为非零值时，则确定将系统时钟信号切换为所述第二时钟信号；其中，所述第一时钟信号和所述第二时钟信号属于频率不同的时钟信号。2.根据权利要求1所述的时钟切换电路，其特征在于，所述第一级联电路的第一寄存器的数量是由所述第一时钟信号的频率和所述第二时钟信号的频率确定的；以及，所述第二级联电路的第二寄存器的数量是由所述第一时钟信号的频率和所述第二时钟信号的频率确定的。3.根据权利要求2所述的时钟切换电路，其特征在于，所述多个第一寄存器包括：第一同步触发器，其中，所述第一同步触发器的输入端与时钟选择信号取反后的信号连接，所述第一同步触发器的时钟控制端与所述第一时钟信号连接；以及，多个级联的第一延时触发器，其中，多个级联的第一延时触发器中首个第一延时触发器的输入端与所述第一同步触发器的输出端连接，所述多个级联的第一延时触发器中次个第一延时触发器的输入端与所述首个第一延时触发器的输出端连接，以此类推，所述多个级联的第一延时触发器中后一个第一延时触发器的输入端与前一个第一延时触发器的输出端连接，且所述多个级联的第一延时触发器中每个第一延时触发器的时钟控制端均与所述第一时钟信号连接；其中，所述多个级联的第一延时触发器的最后一个第一延时触发器的输出端作为所述第一级联电路的输出端。4.根据权利要求3所述的时钟切换电路，其特征在于，通过如下公式确定所述第一级联电路包括的第一延时触发器的最少数量：(0.5+n)*T0＞1.5T1；其中，n表示所述第一级联电路包括的第一延时触发器的最少数量，T0表示所述第一时钟信号的周期，T1表示所述第二时钟信号的周期。5.如权利要求...

【专利技术属性】
技术研发人员：李任伟，庄晓青，周沈刚，
申请(专利权)人：北京中科昊芯科技有限公司，
类型：发明
国别省市：