一种芯片测试方法、装置、设备及可读存储介质制造方法及图纸

本申请公开了一种芯片测试方法、装置、设备及可读存储介质。本申请将待测芯片划分为多个子系统；将每个子系统划分为多个模块，并将所有模块划分至多个集合；针对任一个集合，基于该集合中的各模块在待测芯片中的物理位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块，从而针对更小粒度的模块进行测试，扫描路径更短，降低了物理布线难度，还能实现芯片管脚的分时复用，降低了测试开销。相应地，本申请提供的一种芯片测试装置、设备及可读存储介质，也同样具有上述技术效果。同样具有上述技术效果。同样具有上述技术效果。

【技术实现步骤摘要】
一种芯片测试方法、装置、设备及可读存储介质


[0001]本申请涉及计算机芯片测试
，特别涉及一种芯片测试方法、装置、设备及可读存储介质。

技术介绍

[0002]目前，单个芯片上集成的晶体管数目从百万级到千万级，直至数十亿级，芯片功能也越来越强大，需要测试的模块也随之增多。
[0003]当前可以基于EDT压缩扫描链技术将一个芯片中成千上万条扫描链压缩为几个或几十个，以缓解芯片测试管脚的不足。但在一条扫描链中，输入测试管脚和输出测试管脚横跨多个模块，因此扫描路径较长，不仅给测试时序收敛带来了极大的挑战，降低了测试效率，也导致测试所需的物理布线很困难。
[0004]因此，如何缩短扫描路径，降低物理布线难度，是本领域技术人员需要解决的问题。

技术实现思路

[0005]有鉴于此，本申请的目的在于提供一种芯片测试方法、装置、设备及可读存储介质，以缩短扫描路径，降低物理布线难度。其具体方案如下：
[0006]第一方面，本申请提供了一种芯片测试方法，包括：
[0007]将待测芯片划分为多个子系统；
[0008]将每个子系统划分为多个模块，并将所有模块划分至多个集合；
[0009]针对任一个集合，基于该集合中的各模块在所述待测芯片中的物理位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块；
[0010]其中，任一个集合中的所有模块所需的测试管脚总数不大于所述待测芯片的管脚总数。
[0011]优选地，按照逻辑独立性划分所述待测芯片和每个子系统。
[0012]优选地，所述基于所选择的测试管脚并行测试该集合中的各模块，包括：
[0013]若该集合中存在相同功能的模块，则并行输入同一测试激励至所述相同功能的模块。
[0014]优选地，所述并行输入同一测试激励至所述相同功能的模块，包括：
[0015]采用广播结构并行输入同一测试激励至所述相同功能的模块。
[0016]优选地，所述基于所选择的测试管脚并行测试该集合中的各模块之前，还包括：
[0017]基于Wrapper chain的内部测试模式配置每个模块的接口寄存器，以隔离不同模块。
[0018]优选地，所述基于所选择的测试管脚并行测试该集合中的各模块，包括：
[0019]利用多路复用选择器控制所选择的测试管脚，以并行测试该集合中的各模块。
[0020]优选地，所述针对任一个集合，基于该集合中的各模块在所述待测芯片中的物理
位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块之后，还包括：
[0021]在该集合中确定需要测试模块连接边界的至少两个模块，并采用Wrapper chain的外部测试模式配置所述至少两个模块的接口寄存器，以连通所述至少两个模块；
[0022]基于已连通的所述至少两个模块中的任一个模块测试管脚，测试所述模块连接边界。
[0023]第二方面，本申请提供了一种芯片测试装置，包括：
[0024]第一划分模块，用于将待测芯片划分为多个子系统；
[0025]第二划分模块，用于将每个子系统划分为多个模块，并将所有模块划分至多个集合；
[0026]测试模块，用于针对任一个集合，基于该集合中的各模块在所述待测芯片中的物理位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块；
[0027]其中，任一个集合中的所有模块所需的测试管脚总数不大于所述待测芯片的管脚总数。
[0028]第三方面，本申请提供了一种电子设备，包括：
[0029]存储器，用于存储计算机程序；
[0030]处理器，用于执行所述计算机程序，以实现前述公开的芯片测试方法。
[0031]第四方面，本申请提供了一种可读存储介质，用于保存计算机程序，其中，所述计算机程序被处理器执行时实现前述公开的芯片测试方法。
[0032]通过以上方案可知，本申请提供了一种芯片测试方法，包括：将待测芯片划分为多个子系统；将每个子系统划分为多个模块，并将所有模块划分至多个集合；针对任一个集合，基于该集合中的各模块在所述待测芯片中的物理位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块；其中，任一个集合中的所有模块所需的测试管脚总数不大于所述待测芯片的管脚总数。
[0033]可见，本申请将待测芯片划分为多个子系统；将每个子系统划分为多个模块，并将所有模块划分至多个集合；针对任一个集合，基于该集合中的各模块在待测芯片中的物理位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块，从而针对更小粒度的模块进行测试。由于为各个模块就近选择了测试管脚，因此测试各个模块时的扫描路径更短，降低了物理布线难度。同时，一个集合中的所有模块所需的测试管脚总数不大于待测芯片的管脚总数，且各个模块并行测试，不仅可以提高测试效率，还可以尽可能利用待测芯片的所有管脚。每个集合都据此进行测试，还能实现芯片管脚的分时复用，降低了测试开销。
[0034]相应地，本申请提供的一种芯片测试装置、设备及可读存储介质，也同样具有上述技术效果。
附图说明
[0035]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0036]图1为本申请公开的一种芯片测试方法流程图；
[0037]图2为本申请公开的一种扫描路径示意图；
[0038]图3为图2所示的扫描路径对应的扫描链示意图；
[0039]图4为本申请公开的一种横跨不同模块的扫描路径示意图；
[0040]图5为本申请公开的一种基于子系统复用芯片管脚的示意图；
[0041]图6为本申请公开的另一种基于子系统复用芯片管脚的示意图；
[0042]图7为本申请公开的单一模块包括的扫描链示意图；
[0043]图8为本申请公开的一种芯片测试装置示意图；
[0044]图9为本申请公开的一种电子设备示意图。
具体实施方式
[0045]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0046]为便于介绍本申请，先就本申请涉及的
技术介绍
进行如下介绍。
[0047]随着人工智能、数据存储等行业对大规模芯片需求的急剧增加，SoC规模呈现指数级增长，单个芯片上集成的晶体管数目从百万级到千万级，直至数十亿级，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片测试方法，其特征在于，包括：将待测芯片划分为多个子系统；将每个子系统划分为多个模块，并将所有模块划分至多个集合；针对任一个集合，基于该集合中的各模块在所述待测芯片中的物理位置，为该集合中的各模块就近选择测试管脚，并基于所选择的测试管脚并行测试该集合中的各模块；其中，任一个集合中的所有模块所需的测试管脚总数不大于所述待测芯片的管脚总数。2.根据权利要求1所述的芯片测试方法，其特征在于，按照逻辑独立性划分所述待测芯片和每个子系统。3.根据权利要求1所述的芯片测试方法，其特征在于，所述基于所选择的测试管脚并行测试该集合中的各模块，包括：若该集合中存在相同功能的模块，则并行输入同一测试激励至所述相同功能的模块。4.根据权利要求3所述的芯片测试方法，其特征在于，所述并行输入同一测试激励至所述相同功能的模块，包括：采用广播结构并行输入同一测试激励至所述相同功能的模块。5.根据权利要求1所述的芯片测试方法，其特征在于，所述基于所选择的测试管脚并行测试该集合中的各模块之前，还包括：基于Wrapper chain的内部测试模式配置每个模块的接口寄存器，以隔离不同模块。6.根据权利要求1所述的芯片测试方法，其特征在于，所述基于所选择的测试管脚并行测试该集合中的各模块，包括：利用多路复用选择器控制所选择的测试管脚，以并行测试该集合中的各模块。7....

【专利技术属性】
技术研发人员：樊光锋，刘蓓，郭雷，李方悦，
申请(专利权)人：山东云海国创云计算装备产业创新中心有限公司，
类型：发明
国别省市：