一种适用于超深亚微米领域的场效应晶体管及其制备方法技术

本发明专利技术提供了一种适用于超深亚微米领域的场效应晶体管及其制备方法。场效应晶体管，包括源漏、栅介质、栅电极、沟道和衬底，在源漏和衬底之间有垂直于沟道方向的第一介质隔离层，该第一介质隔离层顶端与沟道表面之间为源漏和沟道的连接部；在源漏底部和衬底之间有平行于沟道方向的第二介质隔离层，该第二介质层与第一介质隔离层连接成一个“Ｌ”形。场效应晶体管的制备，先采用选择性外延技术制备第一介质隔离层，再利用氢氦联合注入形成隐埋空洞层的技术来制备第二介质隔离层。本发明专利技术的场效应晶体管采用源漏被介质隔离层包裹的结构，可以地控制短沟道效应。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于CMOS超大规模集成电路(ULSI)中的场效应晶体管(Metal-Oxide-Silicon Field Effect Transistor)的结构及其制造方法
，尤其是特征尺寸为100纳米以下范围的场效应晶体管结构及其制造方法。目前，为了控制短沟道效应，一般采用提高体区掺杂浓度，在沟道区引入pocket结构，增加源漏轻掺杂扩展区(light doped source/drain extension)等方法。在SOI结构场效应晶体管中，还可以采用超薄体(ultra thin body)设计来抑制短沟道效应。提高沟道掺杂水平等同于提高阈值电压，由于亚阈电流和阈值电压成指数反比关系，因此将会随着掺杂的增加而减小。但是场效应晶体管工作在开启状态(on state)下的电流也同样减小了，过驱动能力(over-driving capability)降低。而且随着沟道变得更短(比如接近10纳米)，由于重掺杂将导致阈值波动现象而造成电路变得不可靠。轻掺杂源漏扩展区可以减小源漏和体区之间的电荷共享(charge share)，达到减小短沟道效应的目的，但是轻掺杂区的电阻较大，将会使得大电流工作状态下的特性变差。在沟道区引入pocket结构同样会增加沟道的掺杂浓度，因此也会出现开态电流下降，阈值波动等现象。超薄体SOI结构可以获得近似理想的亚阈值摆幅(sub threshold swing)，因此可以获得极小的亚阈电流。但是由于超薄体的存在，导致源漏串联电阻增加，同时由于界面散射造成的迁移率降低使得场效应晶体管的过驱动能力大大降低。其沟道自热效应(self-heating effect)进一步减弱了其过驱动能力。以上各种方法都不能在关态泄漏电流和开态过驱动能力之间达到很好的折衷(trade-off)。本专利技术的另一目的是提供所述场效应晶体管的制备方法。本专利技术的技术方案如下一种适用于超深亚微米领域的场效应晶体管，包括源漏、栅介质、栅电极、沟道和衬底，在所述源漏和衬底之间有垂直于沟道方向的第一介质隔离层，该第一介质隔离层顶端与沟道表面之间为源漏和沟道的连接部；在所述源漏底部和衬底之间有平行于沟道方向的第二介质隔离层，该第二介质层与所述第一介质隔离层连接成一个“L”形。上述场效应晶体管，所述第一介质隔离层和沟道表面的间距为0.003～0.04微米。上述场效应晶体管，所述第一介质隔离层为氮化硅，第二介质隔离层为空洞层。上述场效应晶体管的制备方法，首先采用选择性外延技术制备第一介质隔离层，进一步利用氢氦联合注入形成隐埋空洞层的技术来制备第二介质隔离层，从而形成“L”形介质隔离层。具体包括以下步骤1.采用常规工艺形成栅、侧墙、轻掺杂源漏；2.以侧墙和栅作掩膜自对准刻蚀源漏；3.淀积二氧化硅作缓冲层，淀积氮化硅；4.利用各向异性刻蚀技术形成第一介质隔离层；5.利用选择性外延技术重新形成源漏；6.自对准注入形成重掺杂源漏；7.联合注入氢氦并在高温下退火形成空洞层作为第二介质隔离层。附图说明图1给出了本专利技术的场效应晶体管结构的示意图。在本专利技术的场效应晶体管结构中，最重要的部件是第一介质隔离层和第二介质隔离层。第一介质隔离层处于源漏和体区之间，垂直于沟道方向。第二介质隔离层位于源漏之下，平行于沟道方向。二者连接成一个“L”形。“L”和硅片表面有一定的间距，为源漏和沟道的连接部。本专利技术的场效应晶体管采用源漏被介质隔离层包裹的结构，可以在不减弱开态过驱动能力的同时有效地抑制关态泄漏电流。此外还可以有效降低源漏和衬底之间的寄生电容，沟道的电子自热现象，降低源漏串联电阻。该结构的场效应晶体管工作原理可以解释如下一、第一介质隔离层主要起到隔离源漏和体区之间联系的作用。首先源漏和体区之间的p-n结耗尽区(depletion region)被限制在第一介质隔离层和硅表面之间的区域，这样反向偏置p-n结区的产生复合电流(generation-recombination current)将被大大地限制，因为产生复合电流基本上和结区的面积成正比。其次，源漏之间的电场主要集中在漏端的隔离介质层中，使得漏端电场对源端电势的影响降低，即削弱了漏致势垒降低效应。从热电子发射的观点来看，其后果就是关态下越过源端势垒进入沟道成为亚阈电流的电子数目得到了控制。这样第一介质隔离层在本专利技术的场效应晶体管结构中是抑制短沟道效应的关键因素。三、第一介质隔离层的存在并没有降低开态下的过驱动电流。原因在于当场效应晶体管开启以后，体区表面形成了反型层，即所谓的沟道，该反型层的厚度一般小于100埃，因此第一介质隔离层和硅表面之间的间距足够让全部反型层电流通过，使得开态下的过驱动能力没有显著降低。三、第二介质隔离层起到隔离源漏和衬底的作用，有效降低源漏寄生电容，并完全抑制了漏体之间的带间隧穿电流。四、沟道区和衬底连接的结构保证了开态工作状态下产生的晶格热很快地散失，不致于对电子的迁移率造成影响，保证了开态下的过驱动能力。下面结合数值计算结果对本专利技术的场效应晶体管的性能做进一步说明，并和超薄体SOI结构，部分耗尽(partial depletion)SOI结构，体硅LDD(light doped drain)结构场效应晶体管的性能进行比较。所有的模拟结果都是在ISE(Integrated SystemEngineer)6.0版模拟平台上针对n型场效应晶体管获得。图1是模拟中各种场效应晶体管的结果示意图。图1(a)是本专利技术的场效应晶体管；图1(b)是部分耗尽SOI场效应晶体管；图1(c)是超薄体SOI场效应晶体管；图1(d)是体硅LDD场效应晶体管。图中各个场效应晶体管的栅长均为0.1微米，其他结构参数在表1中列出。 表1图2是本专利技术的场效应晶体管和常规场效应晶体管在栅电压为0伏，漏电压分别为0.0伏和1.5伏时沿沟道表面的静电势能分布对照图。图中晶体管的栅长为0.1微米。实线为本专利技术的场效应晶体管结构的模拟结果，而虚线为常规场效应晶体管结构的模拟结果。从图中可以看出由于漏端电压增加1.4伏，本专利技术的场效应晶体管的源端势垒降低了0.062电子伏特，而常规场效应晶体管的源端势垒则降低了0.1电子伏特。很明显，由于本专利技术提出的结构，漏致势垒降低效应得到了很好的抑制。图3是本专利技术的场效应晶体管和部分耗尽SOI场效应晶体管在开态工作状态(即栅电压为1.5伏、漏端电压为1.5伏)下的晶格温度分布对照图。其中(a)是部分耗尽SOI场效应晶体管，(b)是本专利技术的场效应晶体管。从图中可以看出，本专利技术的场效应晶体管具有良好的散热性能，相比部分SOI场效应晶体管，在沟道区的晶格温度低得多。图4为本专利技术的场效应晶体管和部分耗尽SOI场效应晶体管工作在开态条件下(即栅电压为1.5伏、漏端电压为1.5伏)的电子迁移率沿沟道方向的分布曲线对照图。图中，实线为本专利技术的场效应晶体管，虚线为部分耗尽SOI场效应晶体管。从图中可以看出，部分耗尽SOI场效应晶体管的电子迁移率比本专利技术的场效应晶体管的低。其原因正是由于其沟道区晶格温度高，对载流子散射严重造成。图5给出了图1所示四种场效应晶体管的转移特性的比较，图6给出了从图5中曲线得到的跨导值，图7给出了图1所示四种场效应晶体管的输出特本文档来自技高网...

【技术保护点】
一种适用于超深亚微米领域的场效应晶体管，包括源漏、栅介质、栅电极、沟道和衬底，其特征在于，在所述源漏和衬底之间有垂直于沟道方向的第一介质隔离层，该第一介质隔离层顶端与沟道之间为源漏和沟道的连接部；在所述源漏底部和衬底之间有平行于沟道方向的第二介质隔离层，该第二介质层与所述第一介质隔离层连接成一个“Ｌ”形。

【技术特征摘要】
1.一种适用于超深亚微米领域的场效应晶体管，包括源漏、栅介质、栅电极、沟道和衬底，其特征在于，在所述源漏和衬底之间有垂直于沟道方向的第一介质隔离层，该第一介质隔离层顶端与沟道之间为源漏和沟道的连接部；在所述源漏底部和衬底之间有平行于沟道方向的第二介质隔离层，该第二介质层与所述第一介质隔离层连接成一个“L”形。2.如权利要求1所述的场效应晶体管，其特征在于，所述第一介质隔离层顶端与沟道之间的间距为0.003～0.04微米。3.如权利要求1或...

【专利技术属性】
技术研发人员：黎明，黄如，杨胜齐，张兴，王阳元，
申请(专利权)人：北京大学，
类型：发明
国别省市：11[中国|北京]