双ＭＯＮＯＳ金属位线阵列寻址、读取、程序化方法及装置制造方法及图纸

本发明专利技术提供一种双ＭＯＮＯＳ金属位线阵列的寻址方法，其读取及程序化一双ＭＯＮＯＳ金属位线阵列，其使用一具有Ｘ、Ｙ及Ｚ维的三维程序化方法，字线地址为Ｘ地址，控制栅极线地址为Ｘ及Ｚ地址的函数、且位线地址为Ｘ及Ｙ地址的函数，因为内存阵列的位线及控制栅极线呈直角，所以可清除一单个单元及一相邻的内存，该相邻的内存具有相同已选择位及控制栅极线，其要抑制藉由施加适当电压到未选择字组、控制栅极及位线上的清除。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体闪存，并且特别涉及双MONOS快闪金属位阵列。
技术介绍
一种MONOS EEPROM由单元(cell)的一阵列所组成，该单元可独立的程序化及读取，金属氧化半导体(MOS)场效晶体管形成MONOS EEPROM的独特内存单元，快闪MOS晶体管包括有一源极、漏极、及浮动栅极及一个连接到一字线(WL)的控制栅极，好几个电压施加到字线及位线上，以程序化单元及一二元的“1”或“0”、或以清除单元。美国专利第6,248,633号(Ogura等)指向一种双MONOS单元结构，其具有一超短控制栅极信道及弹道电子注入到氮化物储存区、及快速低压程序化。美国专利第6,134,156号(Eitan)指向一种侦测一已选择内存单元内容的方法，其系包括有充电位线及漏极线。如美国专利第6,011,725号(Eitan)所示的一种阵列设计，指向一种多晶硅字线安排于单元的控制栅极上而连接到字线WL，即被称为双位NROM单元。美国专利申请第10/099,030号于2002年3月15日，描述提供一种内存单元选择及操作的方法，以在一MONOS内存单元中获得宽程序频宽及EEPROM清除能力。图1A是显本文档来自技高网...

【技术保护点】
一种双ＭＯＮＯＳ金属位线阵列的寻址方法，包括：ａ）把一低字线地址到一高字线地址标记为字线；ｂ）把一低控制栅极地址到一高控制栅极地址标记为控制栅极线；ｃ）把一低位线地址数目到一高位线地址数目标记为位线，且对于每个该地址数目有一个“偶数”及“奇数”的额外指定；ｄ）选择一组三维地址“Ｘ”、“Ｙ”、及“Ｚ”；ｅ）选择该字线地址作为“Ｘ”地址；ｆ）选择该控制栅极地址作为“Ｘ”及“Ｚ”地址的函数；及ｇ）选择该位地址作为“Ｙ”及“Ｚ”地址的函数，且不管控制栅极地址是“偶数”或“奇数”。

【技术特征摘要】
1.一种双MONOS金属位线阵列的寻址方法，包括a)把一低字线地址到一高字线地址标记为字线；b)把一低控制栅极地址到一高控制栅极地址标记为控制栅极线；c)把一低位线地址数目到一高位线地址数目标记为位线，且对于每个该地址数目有一个“偶数”及“奇数”的额外指定；d)选择一组三维地址“X”、“Y”、及“Z”；e)选择该字线地址作为“X”地址；f)选择该控制栅极地址作为“X”及“Z”地址的函数；及g)选择该位地址作为“Y”及“Z”地址的函数，且不管控制栅极地址是“偶数”或“奇数”。2.如权利要求1所述的寻址方法，其中选择该控制栅极地址还包括a)当“X”及“Z”地址两者皆为“偶数”时，该控制栅极地址为CG[X]；b)当“X”或“Z”地址为“奇数”时，该控制栅极地址为CG[X+1]；及c)当“X”及“Z”地址两者皆为“奇数”时，该控制栅极地址为CG[X+2]。3.如权利要求1所述的寻址方法，其中选择该位线地址还包括a)当已选择控制栅极地址为“偶数”时，该位线地址为BL_EVEN[Y]；b)当已选择控制栅极地址为“奇数”，该位线地址为BL_ODD[Y]。4.如权利要求1所述的寻址方法，其中该字线及该控制栅极线为同一个方向，且互相轮流交替。5.如权利要求1所述的寻址方法，其中该位线与该字线及控制栅极线呈直角，且该位线指定为“偶数”与指定为“奇数”的该位线轮流。6.一种读取双MONOS金属位线内存阵列的储存区的方法，包括有a)指定一已选择单元的“X”、“Y”、及“Z”地址，该已选择单元包含有两储存区；b)耦接一已选择控制栅极线到该阵列芯片偏压VDD；c)耦接一越控控制栅极线到一越控电压；d)耦接一已选择位线到接地、或靠近接地电位；e)将与该已选择位线相邻的一第一位线及一第二位线充电到该阵列芯片偏压VDD，连接该第一位线到一第一感测放大器、及连接该第二位线到一第二感测放大器，且然后浮动该第一及第二感测放大器；f)升高在一已选择字线上的电压，从一低电压升高到该阵列芯片偏压VDD；及g)读取在该第一相邻位线上的该第一储存区的储存数据，且读取在该第二相邻位线上的该第二储存区的储存数据。7.如权利要求6所述的读取储存区的方法，还包括a)耦接未选择位线到一阵列芯片偏压VDD；b)耦接未选择位字线到接地、或靠近接地电位；c)耦接未选择控制栅极线到该阵列芯片偏压VDD。8.如权利要求6所述的读取储存区的方法，其中该“X”地址指定已选择字线，该“X”及“Z”地址指定已选择控制栅极线，且伴随着该已选择控制栅极线设计的“偶数”或“奇数”的该“Y”及“Z”地址指定已选择位线。9.如权利要求6所述的读取储存区的方法，其中该越控控制栅极线设置于该已选择控制栅极线的已选择字线相对侧上。10.如权利要求6所述的读取储存区的方法，其中该第一相邻位线设置于该已选择位线的一第一侧上，且该第二相邻位线设置于该已选择位线的一第二侧上。11.如权利要求6所述的读取储存区的方法，其中升高已选择字线上的电压引起一读取操作，且造成该第一及第二相邻位线的一电压，成为一个分别由该第一及第二储存区的临限电压所决定的值。12.一种程序化一金属位线阵列的方法，包括有a)指定一已选择单元的“X”、“Y”、及“Z”地址，该已选择单元系包含两储存区；b)耦接一已选择控制栅极线到一高正电压；c)耦接一越控控制栅极线到一越控电压；d)耦接一已选择位线到该高正电压；e)耦接一已选择字线到一低正电压；f)连接一第一感测位线到一第一程序锁存器、且连接一第二感测位线到一第二程序锁存器。13.如权利要求12所述的程序化方法，还包括a)耦接未选择位线到一阵列芯片偏压VDD；b)耦接一未选择控制栅极线到接地、或靠近接电电位；c)耦接一未选择控制栅极线到该阵列芯片偏压VDD。14.如权利要求12所述的程序化方法，其中当要被程序化的数据为一逻辑“1”时，连接该第一及第二程序锁存器到该第一及该第二感测位线，在该第一及第二感测位线上产生该VDD电压。15.如权利要求12所述的程序化方法，其中当要被程序化的数据为一逻辑“0”时，连接该第一及第二程序锁存器到该第一及第二感测放大位线，在该第一及第二感测位线上产生一低电压。16.如权利要求12所述的程序化方法，其中耦接该已选择字线到该低正电压，是限制一已选择内存单元电流为一些微安培。17.一种用于一双MONOS金属位线内存阵列的单...

【专利技术属性】
技术研发人员：大仓世纪，齐藤智也，大仓智子，
申请(专利权)人：哈娄利公司，
类型：发明
国别省市：US[美国]