有机夹层介电材料中的铜通路的剪切应力的减小制造技术

包括逻辑电路（微处理器，ＡＳＩＣ或其它类型电路）或者动态随机存取存储器（ＤＲＡＭ）存储单元的半导体衬底上的互联层以这种方式形成：在具有０．１８微米或更小的形状尺寸的技术中，间隙较窄的相邻导体／通路之间的短路次数被显著减少。这是通过以下步骤完成的：在化学－机械精加工完成后，在每一层上蚀刻以形成凹陷的铜的顶表面。控制涂敷到凹陷的铜表面上的阻隔层的厚度，以便基本上与周围绝缘表面共面。较厚的阻隔层消除了对保护层的需要，从而导致在总的电容耦合、应力和成本方面的减小。

【技术实现步骤摘要】

本专利技术涉及集成电路器件，作为加工半导体硅衬底的一部分，该器件使用铜互联分立电路元件，本专利技术尤其涉及衬底加工的改造，所述改造使金属线和通路之间的电短路减少，且具有高的纵横比和窄的空间。
技术介绍
随着超大规模集成(ULSI)电路密度的增加和器件形状尺寸变为0.18微米或更小，要求组成图案的金属层的数量增多，同时减小每一层处金属线之间的间距以便有效地互联半导体芯片上的分立半导体器件。通常不同的金属互联层由绝缘材料层分开。这些插入的绝缘层具有蚀刻孔，用于将一个金属层连接至另一个金属层。通常绝缘层是介电常数k(相对于真空)为大约4.0-4.5的二氧化硅(SiO2)。然而，随着器件尺寸减小和封装密度增加，有必要减小在每个互联层处的金属线之间的间距以便有效地进行集成电路布线。不幸的是，随着间距的减小，由于电容C与线间的间距d成反比，因此金属线之间的层内电容和层间电容增加。因此，由于电路中的信号传播时间受到RC延迟时间的负面影响，因此理想的是使导线之间的绝缘体(电介体)中的介电常数k最小化，以减小RC时间常数，从而增加电路性能(频率响应)。为了得到介电常数为3或更小的绝缘层，通常使用相对多孔的旋压绝缘膜，诸如介电常数k为2.7-3.0的含氢硅酸盐(hydrogen silsequioxane，一种硅聚合体)(HSQ)和介电常数k为2.65的SiLKTM(Dow化学公司的商标)。然而，这些低k绝缘体(与氧化硅相比较低)通常非常多孔，因此不能为集成提供好的结构支撑。此外，吸收在多孔绝缘体中的水分和其它的化学品会引起金属线的腐蚀。低k材料，例如Black DiamondTM(Applied Materials的商标)，CoralTM(Novellus的商标)，SiCOH和其它类似的材料被用于半导体工业中，但它们通过CVD沉积，这与旋压电介体不同。铜是优选的用于芯片多层互联(配线和插头)的金属，用于代替具有较高体电阻率和低电迁移阻力的铝。铜可以通过电解沉积或无电沉积和化学气相沉积(CVD)以及物理气相沉积(PVD)方法进行沉积。铜对腐蚀具有较弱的抵抗力。不像其它的金属氧化(诸如铝的氧化)，铜易于在相对较低的温度(200℃以下)下氧化以形成Cu2O和CuO，并且不形成自保护氧化层以防止铜进一步氧化。氧化的铜使铜互联的电学性能和机械性能变差。因此，有必要用高耐蚀性材料的保护层(或密封层)覆盖显露的铜表面。已知用于在铜上形成扩散阻隔的各种材料。这样的材料包括Ta，W，Mo，TiW，TiN，TaN，WN，TiSiN and TaSiN，它们可用CVD或PVD进行沉积。最近，无电沉积的CoWP已被用作阻隔材料以密封导电材料。并且，CoWP中的W显著地提高了隔离性能。然而，在与那些采用0.18微米或更小技术而在第一层金属线之间建立的较窄空间一样的较窄空间中，当保护层有选择地沉积在先前的平面化表面的暴露的铜上时，存在着与经有选择沉积的层的厚度成比例的一些侧向(旁侧)生长。当侧向生长超过铜线之间距离的一半时，保护层可与相邻的保护层接触而产生电短路。因此，在一些技术中，提出很薄的CoWP层以获得电迁移的提高，该CoWP层不易形成电短路。但是极薄的层作为铜扩散阻隔是不足的，因此，仍然需要附加的保护层，例如SiN或Blok(一种低k绝缘体材料阻隔，由Applied Materials，Inc.公司开发)。
技术实现思路
上述的问题，即CoWP层的厚度不足、不能作为铜(Cu)扩散阻隔使得有必要使用附加保护层。本专利技术提出了一种消除所述保护层的方法，从而提高了整个电路的性能。改进的电路性能是由以下的减小产生的电容耦合、热机应力和热平衡。热平衡减小是加工步骤的数目减小的结果，加工步骤的数目的减小使加工成本较低。应注意，低k电介体可以是有机的(例如SiLK)或无机的(例如HSQ)，因此，术语“低k电介体”将被用于指有机和无机低k绝缘体。该术语不包括以下材料，例如SiO2或Si3N4，它们分别具有大约4和8的k值。从第一方面的方法来看，本专利技术包括在半导体衬底上形成导体的方法，所述半导体衬底具有顶表面，在顶表面中形成电接触区。所述方法包括以下步骤在顶表面上形成具有较高k值的第一无机绝缘层；形成完全贯通第一无机绝缘层的通路，所述通路与接触区接触；用导电材料填充通过第一无机绝缘层的通路，以形成与接触区接触的导电插头；在第一无机绝缘层上形成具有较低k值的第一介电绝缘层；从第一介电层的顶表面在第一介电层中形成沟槽；用导电阻隔衬层为第一介电绝缘层中的通路和沟槽加衬；用铜填充第一介电绝缘层中的通路和沟槽直到至少第一介电绝缘层的顶表面层；除去一部分填充在通路和沟槽中的铜，以便使通路和沟槽中的铜从第一介电绝缘层的顶表面凹陷；在通路和沟槽中的铜的顶表面上形成导电阻隔层，所述导电阻隔层具有基本上与第一低k介电层的顶表面在一个平面上的顶表面；在第一介电绝缘层上形成具有较低k值并与第一介电绝缘层为同一类型的第二介电绝缘层；在第二介电绝缘层中形成通路和沟槽，并用导电阻隔衬层为所述通路和沟槽加衬，以基本上与第一介电绝缘层的操作相同的方式填充铜、使铜凹陷并且在凹陷的铜上形成阻隔层；以及在附加的多个介电绝缘层的最后一层的顶表面上形成具有较高k值的第二无机层。从本专利技术第二方面的方法来看，本专利技术包括在半导体衬底上形成导体的方法，所述半导体衬底具有顶表面，在顶表面中形成电接触区。所述方法包括以下步骤在半导体衬底的顶表面上形成第一氧化硅层；形成完全贯通第一氧化硅层的通路，所述通路与接触区接触；用导电材料填充通过第一氧化硅层的通路，以形成与接触区接触的导电插头；在第一氧化硅层上形成k值比氧化硅的k值低的第一绝缘层；从第一绝缘层的顶表面在第一绝缘层中形成沟槽；用导电阻隔衬层为第一绝缘层中的通路和沟槽加衬；用铜填充第一绝缘层中的通路和沟槽直到至少第一绝缘层的顶表面层；除去一部分填充在通路和沟槽中的铜，以便使通路和沟槽中的铜从第一绝缘层的顶表面凹陷；在凹陷的铜的顶表面上涂敷导电激活层；在导电激活层上形成导电阻隔层，所述阻隔层具有基本上与第一绝缘层的顶表面在一个平面上的顶表面；在第一绝缘层上形成与第一绝缘层为同一类型的第二绝缘层；在第二绝缘层中形成通路和沟槽，并用导电阻隔衬层为所述通路和沟槽加衬，以基本上与第一绝缘层的操作相同的方式填充铜、使铜凹陷并且在凹陷的铜上形成阻隔层；以及在第二绝缘层的顶表面上形成第二氧化硅层。附图说明通过以下结合附图和权利要求的详细描述，将会更好地理解本专利技术。图1是根据本专利技术，用单镶嵌(Damascene)和双镶嵌工艺制造的集成电路的横截面图；和图2-8是集成电路的横截面图，其中使用了根据本专利技术的加工方法。所述图不一定按比例绘制。具体实施例方式在本说明书中描述了过程，其中通过凹陷铜导体和通路的表面消除无机保护层，以便提供较厚的导电扩散阻隔，同时仍保持用于金属/绝缘体堆叠所需要的总厚度。应注意到，低k电介体可以是有机的(即SiLK)或无机的(即HSQ)，因此，术语“低k电介体”被用于指代有机和无机低k绝缘体。该术语不包括以下材料，诸如分别具有大约4和8的k值的SiO2或Si3N4。图1是根据本专利技术优选实施例的半导体结构10的横截面图，包括多个微处理器或ASIC的逻辑电路本文档来自技高网...

【技术保护点】
一种在半导体衬底上形成导体的方法，所述半导体衬底具有顶表面，在顶表面中形成电接触区，所述方法包括以下步骤：　　　　在顶表面上形成具有较高ｋ值的第一无机绝缘层；　　　　形成完全贯通第一无机绝缘层的通路，所述通路与接触区接触；　　　　用导电材料填充通过第一无机绝缘层的通路，以形成与接触区接触的导电插头；　　　　在第一无机绝缘层上形成具有较低ｋ值的第一介电绝缘层；　　　　从第一介电层的顶表面在第一介电层中形成沟槽；　　　　用导电阻隔衬层为第一介电绝缘层中的通路和沟槽加衬；　　　　用铜填充第一介电绝缘层中的通路和沟槽直到至少第一介电绝缘层的顶表面层；　　　　除去一部分填充在通路和沟槽中的铜，以便使通路和沟槽中的铜从第一介电绝缘层的顶表面凹陷；　　　　在通路和沟槽中的铜的顶表面上形成导电阻隔层，所述导电阻隔层具有顶表面，所述顶表面基本上与第一低ｋ介电层的顶表面在一个平面上；　　　　在第一介电绝缘层上形成具有较低的ｋ值并与第一介电绝缘层为同一类型的第二介电绝缘层；　　　　在第二介电绝缘层中形成通路和沟槽并用导电阻隔衬层为所述通路和沟槽加衬，以基本上与第一介电绝缘层的操作相同的方式填充铜、使铜凹陷并且在凹陷的铜上形成阻隔层；以及　　　　在附加的多个介电绝缘层的最后一个的顶表面上形成具有较高ｋ值的第二无机层。...

【技术特征摘要】
US 2003-3-4 10/379,3461.一种在半导体衬底上形成导体的方法，所述半导体衬底具有顶表面，在顶表面中形成电接触区，所述方法包括以下步骤在顶表面上形成具有较高k值的第一无机绝缘层；形成完全贯通第一无机绝缘层的通路，所述通路与接触区接触；用导电材料填充通过第一无机绝缘层的通路，以形成与接触区接触的导电插头；在第一无机绝缘层上形成具有较低k值的第一介电绝缘层；从第一介电层的顶表面在第一介电层中形成沟槽；用导电阻隔衬层为第一介电绝缘层中的通路和沟槽加衬；用铜填充第一介电绝缘层中的通路和沟槽直到至少第一介电绝缘层的顶表面层；除去一部分填充在通路和沟槽中的铜，以便使通路和沟槽中的铜从第一介电绝缘层的顶表面凹陷；在通路和沟槽中的铜的顶表面上形成导电阻隔层，所述导电阻隔层具有顶表面，所述顶表面基本上与第一低k介电层的顶表面在一个平面上；在第一介电绝缘层上形成具有较低的k值并与第一介电绝缘层为同一类型的第二介电绝缘层；在第二介电绝缘层中形成通路和沟槽并用导电阻隔衬层为所述通路和沟槽加衬，以基本上与第一介电绝缘层的操作相同的方式填充铜、使铜凹陷并且在凹陷的铜上形成阻隔层；以及在附加的多个介电绝缘层的最后一个的顶表面上形成具有较高k值的第二无机层。2.根据权利要求1所述的方法，其特征在于，无机绝缘层具有3.7或更高的k值，介电绝缘层具有3.7或更低的k值。3.根据权利要求2所述的方法，其特征在于，每个无机层从由氧化硅、硼掺杂氧化物(BSG)、磷掺杂氧化物(PSG)、硼和磷掺杂氧化物(BPSG)以及氟掺杂氧化物(FSG)组成的材料中选择。4.根据权利要求1所述的方法，其特征在于，填充第一无机层中的通路的导电材料是钨。5.根据权利要求1所述的方法，其特征在于，所述衬层是从由Ta、W、Mo、TiW、TiN、TaN、WN、TiSiN和TaSiN组成的一组材料中的至少一种材料组成的一组中选择的。6.根据权利要求1所述的方法，其特征在于，铜是电解沉积的。7.根据权利要求1所述的方法，其特征在于，铜是通过从由CVD和PVD组成的一组方法中选择的一种方法而被无电沉积的。8.根据权利要求1所述的方法，其特征在于，铜填满通路和沟槽，并且通过化学机械抛光被平面化到相应介电绝缘层的顶表面的水平。9.根据权利要求1所述的方法，其特征在于，除去一部分铜的步骤是通过在铜蚀刻水溶液中蚀刻来完成的。10.根据权利要求1所述的方法，其特征在于，除去一部分铜的步骤是通过活性离子蚀刻来完成的。11.根据权利要求1所述的方法，其特征在于，还包括在凹陷的铜的...

【专利技术属性】
技术研发人员：安迪考利，马克霍因基尼，埃德姆卡尔塔里奥格鲁，米夏埃尔施泰特尔，
申请(专利权)人：印芬龙科技股份有限公司，
类型：发明
国别省市：DE[德国]