【技术实现步骤摘要】
本专利技术系相关于一种具有用于设定电路内信号需要迟延的集成模块，本专利技术更相关于一种用于在一集成模块之电路之一信号路径中设定一信号之时间位置的方法。
技术介绍
集成电路具有传送有关电路之信号的信号路径，但由于相互连接长度、线路电阻以及类似的状况，电路内的信号在集成电路制造之前经历了无法确切决定之迟延，举例而言，由于铅框(leadframe)之遮蔽物(housing)以及制程变动无法事先确切地加以决定的影响，因此，电路内信号常常必须在时间上以其信号边缘位在预定之时间窗口范围内的方式而进行适应。规定一信号边缘之一非常精确之时间位置的设置建立和保持时间(setup and hold times)系特别存在于内存模块的例子中。为了这个理由，在集成电路中，所谓的迟延链(delay chains)系在信号路径中加以实施，其中该迟延链系可以在该信号路径中加以开启或关闭。而藉由开启迟延组件，则使得迟延信号成为可能，并且，藉由关闭或桥接该迟延组件，则可以使得在迟延组件已经于事先被开启之状况中加速该信号成为可能。而该迟延组件之开或关则系藉由在集成电路之制造过程中额外的金属化屏蔽...
【技术保护点】
一种具有一电路以及复数输入／输出终端（１、２）之集成模块，每一该输入／输出终端系连接至一驱动器电路（３、５）以驱动输出信号，并连接至一接收电路（４、６）以接收输入信号，具有一第一迟延时间之一第一迟延组件（９ａ）系提供于该集成模块中，其中迟延组件可被连接进入一电路内信号的信号路径（８）中，或可以被切断连接，以迟延或加速该电路内信号，其中，以结构上与该第一迟延组件（９ａ）相同之方式而具体实施之一第一测试迟延组件（１１ａ）系被提供于一第一输入／输出终端对（１、２），以在一测 试操作中，藉由在该第一输入／输出终端对之两输入／输出终端之间的信号传播时间而决定第一迟延时间。
【技术特征摘要】
DE 2003-2-21 10307537.21.一种具有一电路以及复数输入/输出终端(1、2)之集成模块，每一该输入/输出终端系连接至一驱动器电路(3、5)以驱动输出信号，并连接至一接收电路(4、6)以接收输入信号，具有一第一迟延时间之一第一迟延组件(9a)系提供于该集成模块中，其中迟延组件可被连接进入一电路内信号的信号路径(8)中，或可以被切断连接，以迟延或加速该电路内信号，其中，以结构上与该第一迟延组件(9a)相同之方式而具体实施之一第一测试迟延组件(11a)系被提供于一第一输入/输出终端对(1、2)，以在一测试操作中，藉由在该第一输入/输出终端对之两输入/输出终端之间的信号传播时间而决定第一迟延时间。2.如权利要求第1项所述之集成模块系提供有一第二电路内迟延组件(9b)，该第一及该第二迟延组件(9a、9b)系有可能在该信号路径中彼此分开地进行切换，以藉由该第一及/或该第二迟延组件(9a、9b)之连接或切断连接而迟延或加速一电路内信号，一第二测试迟延组件(11b)系被提供于一第二输入/输出终端(1、2)，而该第二测试迟延组件(11b)系以结构上与该第二迟延组件(9b)相同之方式而具体实施，以在该测试操作中藉由在该第二输入/输出终端对(1、2)之两输入/输出终端(1、2)之间的信号传播时间而决定第二迟延时间。3.如权利要求第2项所述之集成模块，其中系提供一迟延控制单元(10)，其系连接至该第一及/或该第二迟延组件(9a、9b)，以藉由该第一及/或该第二迟延组件(9a、9b)之连接或切断连接而迟延该信号，该迟延控制单元(10)系具有一非挥发性设定内存(15)，以储存用于决定该迟延组件(9a、9b、9c)之该连接以及该切断连接之一设定值。4.如权利要求第1至第3任一项所述之集成模块，其中该第一及/或该第二输入/输出终端对(1、2)之两输入/输出终端(1、2)系彼此相邻配置。5.如权利要求第1至第4任一项所述之集成模块，其中为了能仅在该测试操作期间将该第一及/或该第二测试迟延组件(11a、11b)连接至个别的输入/输出终端对(1、2)，该第一及/或该第二测试迟延组件(11a、11b)系可依照一测试控制单元(14)而被开启以及关闭。6.如权利...
【专利技术属性】
技术研发人员：K斯兹茨平斯基，J普菲菲尔，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]
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