制作钨插塞的方法技术

一种于一半导体晶片上制作钨插塞的方法，该半导体晶片表面包含有一基底，一铜双镶嵌结构设于该基底之上，一介电层覆盖于该铜双镶嵌结构之上，以及一介层洞穿过该介电层并通达该铜双镶嵌结构顶部表面；首先于介层洞底部及侧壁表面形成一氮化钽层，然后于氮化钽层表面形成一氮化钛层；接着进行一化学气相沉积制程以于氮化钛层上形成一钨金属层并填入介层洞内；最后进行一化学机械研磨制程，使钨金属层约略与介电层表面切齐，以于介层洞形成钨插塞；本发明专利技术主要利用氮化钽层以及氮化钛层同时作为阻障层，以有效阻绝钨插塞下方连接的双镶嵌结构内铜金属挤出至介层洞内；由于氮化钛金属对于钨金属的附着能力相当良好，使得本发明专利技术可直接利用化学气相沉积法于氮化钛层上沉积钨金属层。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术提供一种于一半导体晶片上制作一钨(tungsten，W)插塞的方法，尤指一种可避免钨插塞下方的铜双镶嵌结构发生铜挤出(Cu extrusion)现象的方法。
技术介绍
随着半导体制程中集成电路的积集度(integration)增加，晶片表面无法提供足够的面积来制作所需的内连线(interconnects)。为了配合金属氧化半导体(metal-oxide semiconductor，MOS)晶体管缩小后所增加的内连线需求，多重金属内连线(multilevel interconnects)的制作便逐渐成为许多集成电路所必须采用的方式。而铜双镶嵌(dual damascene)技术搭配低介电常数材料所构成的金属间介电层(inter metal dielectric，IMD)是目前最受欢迎的金属内连线制程组合，尤其针对高积集度、高速(high-speed)逻辑集成电路晶片制造以及0.18微米以下的深次微米(deep sub-micro)半导体制程，铜金属双镶嵌内连线技术在集成电路制程中已日益重要，而且势必将成为下一世代半导体制程的标准内连线技术。在目前的多重金属内连线制作中，较本文档来自技高网...

【技术保护点】
一种于一半导体晶片上制作一钨插塞的方法，该半导体晶片表面包含有一基底，一铜金属层设于该基底之上，一介电层设于该铜金属层之上，以及一介层洞穿过该介电层并通达该铜金属层表面，其特征是：该方法包含有：于该介层洞的底部及侧壁表面形成一氮化钽 层；于该氮化钽层表面形成一氮化钛层；以及进行一化学气相沉积制程，于该氮化钛层上形成一钨金属层，以于该介层洞形成该钨插塞。

【技术特征摘要】
【国外来华专利技术】1.一种于一半导体晶片上制作一钨插塞的方法，该半导体晶片表面包含有一基底，一铜金属层设于该基底之上，一介电层设于该铜金属层之上，以及一介层洞穿过该介电层并通达该铜金属层表面，其特征是该方法包含有于该介层洞的底部及侧壁表面形成一氮化钽层；于该氮化钽层表面形成一氮化钛层；以及进行一化学气相沉积制程，于该氮化钛层上形成一钨金属层，以于该介层洞形成该钨插塞。2.如权利要求1所述的方法，其特征是该氮化钛层是利用一溅镀制程或利用一化学气相沉积制程沉积而成。3.如权利要求1所述的方法，其特征是该氮化钛层的厚度约为50至600埃。4.如权利要求1所述的方法，其特征是该氮化钽层的厚度约为100至1000埃。5.如权利要求1所述的方法，其特征是该方法于该化学气相沉积制程之后另包含有一化学机械研磨制程。6.一种避免一半导体晶片上的铜金属挤出至一介层...

【专利技术属性】
技术研发人员：廖雅卉，白弘吉，毛明瑞，李树恩，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]