包括位线感测放大器的存储器装置及其操作方法制造方法及图纸

公开了一种存储器装置及其操作方法。该存储器装置包括：位线感测放大器，其连接到与存储器单元连接的位线和互补位线；以及感测放大器驱动器电路。位线感测放大器通过发展位线的电压和互补位线的电压来感测并放大电压差。感测放大器驱动器电路包括：上拉电路，其响应于第一上拉脉冲将由位线感测放大器发展的位线低电平电压的电平调节为高于接地电压；以及下拉电路，其响应于下拉脉冲将由上拉电路调节的位线低电平的电平调节为等于接地电压。脉冲生成器基于从主机接收的命令来生成第一上拉脉冲和下拉脉冲。冲和下拉脉冲。冲和下拉脉冲。

【技术实现步骤摘要】
包括位线感测放大器的存储器装置及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2020年7月17日提交于韩国知识产权局的韩国专利申请No.10
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2020
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0088720的优先权，其公开内容整体以引用方式并入本文中。


[0003]本文所描述的专利技术构思的实施例涉及存储器装置及其操作方法，更具体地，涉及一种包括位线感测放大器的存储器装置及其操作方法。

技术介绍

[0004]包括在被实现为动态随机存取存储器(DRAM)的存储器装置中的存储器单元阵列可通过位线和互补位线连接到位线感测放大器。位线感测放大器可感测位线和互补位线之间的电压差，并且可放大所感测的电压差。可基于位线感测放大器的感测和放大操作来读取存储在存储器单元阵列中的数据。
[0005]当位线感测放大器感测位线和互补位线之间的电压差时，在不是感测目标的存储器单元处可能出现噪声。该噪声可能导致不是感测目标的存储器单元中所存储的数据中的错误。如此，DRAM的可靠性会降低。
专利技术内容
[000本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，包括：位线感测放大器，其连接到与存储器单元连接的位线和互补位线，并且被配置为感测并放大所述位线的电压与所述互补位线的电压之间的差；以及感测放大器驱动器电路，其被配置为响应于从主机接收的命令而将所述位线感测放大器的位线低电平电压的电平调节为高于接地电压的电平，其中，从所述主机接收的命令包括激活命令、写命令、读命令或预充电命令。2.根据权利要求1所述的存储器装置，其中，所述存储器单元包括浮置主体结构的晶体管。3.根据权利要求1所述的存储器装置，其中，所述感测放大器驱动器电路包括上拉电路和脉冲生成器，所述脉冲生成器被配置为生成第一上拉脉冲和第二上拉脉冲，并且其中，所述上拉电路包括：增量电压生成器，其被配置为生成增量电压；第一上拉晶体管，其包括施加有第一内部电压的第一端、施加有来自所述脉冲生成器的第二上拉脉冲的栅极以及第二端；第二上拉晶体管，其包括连接到所述第一上拉晶体管的第二端的第一端、施加有上拉栅极电压的栅极以及施加有所述位线低电平电压的第二端；第三上拉晶体管，其包括施加有所述位线低电平电压并连接到所述第二上拉晶体管的第二端的第一端、施加有所述第二上拉脉冲的栅极以及连接到施加所述增量电压的增量电压生成器的第二端；以及第一反相器，其被配置为基于所述第一上拉脉冲将所述上拉栅极电压施加到所述第二上拉晶体管的栅极。4.根据权利要求3所述的存储器装置，其中，所述上拉电路还包括：第二反相器，其包括连接到所述第一反相器的输入端子的输出端子以及施加有所述第一上拉脉冲的输入端子，其中，所述感测放大器驱动器电路还包括调节器电路，并且其中，所述调节器电路包括：第一晶体管，其包括施加有所述第一内部电压的第一端；以及放大器，其包括施加有参考电压的第一输入端子、连接到所述第一晶体管的第二端的第二输入端子以及连接到所述第一晶体管的栅极的输出端子。5.根据权利要求3所述的存储器装置，其中，所述增量电压生成器包括第四上拉晶体管，所述第四上拉晶体管包括连接到所述第三上拉晶体管的第二端的第一端、连接到所述第三上拉晶体管的第二端的栅极以及连接到所述接地电压的第二端。6.根据权利要求3所述的存储器装置，其中，所述感测放大器驱动器电路还包括：下拉电路，其被配置为响应于下拉脉冲而将由所述上拉电路调节的位线低电平电压的电平调节为等于所述接地电压的电平。7.根据权利要求1所述的存储器装置，其中，所述感测放大器驱动器电路包括被配置为生成第一上拉脉冲和第二上拉脉冲的脉冲生成器，并且其中，所述脉冲生成器包括：第一锁存器，其被配置为基于用于激活连接到所述存储器单元的字线的激活信号以及
用于对所述位线预充电的预充电信号，向所述位线感测放大器输出感测放大器使能信号以及与所述感测放大器使能信号的反相版本对应的第一发展信号，所述激活信号和所述预充电信号包括在基于所述激活命令生成的信号中；第二锁存器，其被配置为基于所述激活信号和所述预充电信号输出所述第二上拉脉冲；第一XOR门，其被配置为接收所述感测放大器使能信号和所述第二上拉脉冲，并且向所述位线感测放大器输出第二发展信号；第二XOR门，其被配置为基于所述激活信号和基于所述激活命令生成的信号中的写使能信号的下降沿来输出中间信号；以及第三锁存器，其被配置为基于所述中间信号而输出所述第一上拉脉冲。8.根据权利要求7所述的存储器装置，其中，所述脉冲生成器还包括第一延迟电路、第二延迟电路和第三延迟电路，其中，所述第一延迟电路被配置为接收所述激活信号，并在所述第一延迟时间之后将所述激活信号输出到所述第一锁存器和所述第三延迟电路，其中，所述第二延迟电路被配置为接收所述预充电信号，并在第二延迟时间之后将所述预充电信号输出到所述第一锁存器，并且其中，所述第三延迟电路被配置为从所述第一延迟电路接收所述激活信号，并在第三延迟时间之后将所述激活信号输出到所述第二XOR门。9.根据权利要求7所述的存储器装置，其中，所述脉冲生成器还包括可调节延迟电路...

【专利技术属性】
技术研发人员：文钟淏，张诚桓，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：