在双掺杂栅应用中改进轮廓控制和提高N/P负载的方法技术

提供了在等离子体蚀刻室中蚀刻多晶硅栅结构的方法。本方法首先限定保护待蚀刻的多晶硅薄膜的图案。然后，产生等离子体。接下来，基本蚀刻掉所有未保护的多晶硅薄膜。然后，引入含硅气体，引入含硅气体的同时蚀刻剩下的多晶硅薄膜。还提供了配置成后在蚀刻过程中引入含硅气体的蚀刻室。

【技术实现步骤摘要】
【国外来华专利技术】专利技术人Helene Del Puppo，Frank Lin，Chris Lee，Vahid Vahedi，ThomasA.Kamp，和Alan J.Miller专利技术背景本专利技术涉及在制备半导体器件中等离子体蚀刻浅沟和/或栅结构的改进方法。在制备比如集成电路的半导体基制品时，可以采用蚀刻和/或沉积步骤建立或去除半导体基片上的材料层。常规蚀刻工艺包括使用一种或多种激发成等离子体状态的蚀刻气体以实现材料层的等离子体蚀刻。这种等离子体蚀刻已经被用来在集成电路里提供单个晶体管的浅沟绝缘。蚀刻后，浅沟里填上介电材料。共同转让的美国专利Nos.6218309和6287974公开了浅沟等离子体蚀刻方法。制备晶体管时，常规方法是将光刻胶层的图案蚀刻到下面的硬掩模层，去除光刻胶层，并将硬掩模的图案蚀刻到多晶硅层以及向下到栅氧化物层。请参见例如美国专利No.6283131。在多晶硅蚀刻例如活性离子蚀刻方法中，通过侧向钝化多晶硅线同时垂直蚀刻暴露的多晶硅层，得到垂直轮廓。在蚀刻过程中钝化不足可能导致多晶硅线为弓形或凹形、掩模/多晶硅界面出现咬边以及在多晶硅线底部出现槽口。同时，过分钝化可能导致轮廓逐渐变细以及在多晶硅线基部出现基脚。另外，对于双掺杂应用而言，其中在基板上共存着不同类型的掺杂区，所以不同掺杂区的蚀刻行为也不同。所以，这可能导致轮廓不同，而轮廓不同导致不同掺杂区之间关键尺寸发生变化。而且，还可能发生蚀刻速率微负载，从而对栅完整性有负面影响。根据上述内容，需要提供适当钝化等级的方法和装置，以确保得到没有槽口的蚀刻轮廓。另外，需要减缓双掺杂硅蚀刻工艺中出现的轮廓差别和蚀刻速率微负载。专利技术综述泛泛而言，本专利技术通过在蚀刻操作中引入钝化促进气体来防止出现槽，满足了这些需要。值得称道的是，本专利技术可以通过多种方式实现，包括作为装置、系统、器件或方法。下面将描述本专利技术的多个具有创造性的实施方案。在硅层上蚀刻浅沟的方法包括将单个半导体基片支撑在等离子体蚀刻室内的基片支架上，并采用包括含硅气体的蚀刻气体在该半导体基片的硅层上等离子体蚀刻出深度小于1微米、宽度小于0.5微米的浅沟。通过控制硅在整个半导体基片上的沉积和/或提供顶部和/或底部倒角，可以采用含硅气体改进对轮廓的控制和/或对关键尺寸的控制。根据一个实施方案，在蚀刻硅沟层的上部区域时，以第一流速将含硅气体供给蚀刻室，在蚀刻硅沟层的中部区域时，以第二流速将含硅气体供给蚀刻室，在蚀刻硅沟层的下部区域时，以第三流速将含硅气体供给蚀刻室，其中第一和第三流速大于第二流速。优选第一流速能有效实现沟的顶部倒角，和/或优选第三流速能有效实现沟的底部倒角。优选上部区域包含小于30％的沟深度，和/或底部区域包含小于30％的沟深度，和/或沟侧壁的倾角是70-89°。在某实施方案中，第一流速能有效地以小于80°角使沟上部的侧壁逐渐变细，第二流速能有效地以大于80°角使沟中部的侧壁逐渐变细，第三流速能有效地以小于80°角使沟下部的侧壁逐渐变细。例如，第一流速能有效地以72-82°角使沟上部的侧壁逐渐变细，第二流速能有效地以82-88°角使沟中部的侧壁逐渐变细，第三流速能有效地以72-82°角使沟下部的侧壁逐渐变细。含硅气体可以包括SiCl4、SiBr4、CH3SiH3、HSiCl3、Si2H6、SiF4、SiH2Cl2、SiH4或其混合物。蚀刻气体还可以包括选自Cl2、HBr、CxFy、CxFyHz、SF6、HCl或其混合物的含卤素气体。在优选实施方案中，Cl2以5-500sccm的流速供给蚀刻室，含硅蚀刻气体包含SiCl4，以1-100sccm的流速供给蚀刻室。在另一实施方案中，蚀刻气体包含Cl2、O2、HBr、He、CF4、HCl、Ar、N2、SF6或其混合物。优选地，通过将射频能感应耦合进等离子体室中和/或等离子体室处于小于100mTorr压力下，使蚀刻气体激励成等离子体状态。硅层可以是掩模比如氮化硅掩模层下面的单晶硅晶片的一部分。或者，硅层可以是基片比如单晶硅晶片上的外延层、应变硅层或硅锗层。在半导体基片上蚀刻栅结构的方法包括，将半导体基片支撑在等离子体蚀刻室内的基片支架上，并采用包括含硅气体的蚀刻气体在半导体基片上的硅层上等离子体蚀刻栅结构。在栅蚀刻过程中，蚀刻气体可以包括HBr、O2、Cl2、He、CF4、N2、NF3、Ar或其混合物，和/或含硅气体可以包括SiCl4、SiBr4、CH3SiH3、Si2H6、SiF4、SiH2Cl2、HSiCl3、SiH4或其混合物。栅栈(gate stack)优选包含位于硅晶片上的多晶硅层，其中所述多晶硅层位于下面的栅氧化物和上面的硬或软掩模层之间，掩模层例如氮化硅掩模层或光刻胶。在某实施方案中，在没有含硅气体条件下蚀刻多晶硅层的上部，在以1-100sccm的流速供应含硅气体时可蚀刻该多晶硅层的下部。优选地，通过将射频能感应耦合进等离子体室中和/或等离子体室处于小于100mTorr压力下，使蚀刻气体激励成等离子体状态。在栅蚀刻中，可以通过控制硅在整个半导体基片上的沉积，采用含硅气体改进轮廓控制和/或关键尺寸控制。在优选方法中，栅结构通过三步蚀刻，第一步骤的蚀刻气体包括Cl2、HBr、O2和CF4，第二步骤的蚀刻气体包括HBr和O2，第三步骤的蚀刻气体包括HBr、O2和He，其中HBr供给蚀刻室的流速在第二步骤比第三步骤大。在一个实施方案中，提供了在等离子体蚀刻室中蚀刻多晶硅栅结构的方法。该方法首先确定保护待蚀刻的多晶硅薄膜的图案。然后，生成等离子体。接下来，基本上所有未保护的多晶硅薄膜被蚀刻。随后，引入含硅气体，在引入含硅气体同时蚀刻剩下的多晶硅薄膜。在另一实施方案中，提供了减少基片上不同掺杂材料之间蚀刻速率微负载的方法。该方法首先在蚀刻室里形成等离子体。然后，蚀刻基片。接下来，由蚀刻产生的副产物形成钝化层。然后，改进钝化层。在又另一实施方案中，提供了半导体加工系统。该半导体加工系统包括蚀刻室。该蚀刻室包括气体进口、配置用以在蚀刻室里激发等离子体的顶置电极，和固定基片的支架。提供了控制器，配置用于探测蚀刻操作中钝化不足的情形。该控制器进一步配置成响应于探测到的钝化不足情形，在蚀刻操作中通过气体进口引入促进钝化的气体。在又一实施方案中，提供了用于在蚀刻工艺中改进多晶硅向氧化物选择性的方法。该方法首先在蚀刻室中提供将进行等离子体蚀刻的基片。然后，在蚀刻室中激发等离子体。接下来，当基片被蚀刻时，在栅氧化物上沉积含硅的氧化物。应该知道，上面的概述和下面的详述是示例性的，仅仅用于解释，不是对本专利技术的限制，本专利技术如同权利要求所申明的。附图概述附图结合在本说明书中并构成了本说明书的一部分，其示例性说明了本专利技术的实施方案，和说明书一起用来解释本专利技术的原理。附图说明图1给出了在形成浅沟隔离特征之前，在硅基片上的叠层。图2给出了浅沟蚀刻工艺，其中已经去除了光刻胶和BARC层并且已经蚀刻穿透了氮化硅和衬垫氧化物层。图3给出了蚀刻进硅基片里的浅沟隔离特征。图4是具有弓形轮廓和带亚沟(subtrench)的底部的浅沟隔离特征的显微照片。图5是用含硅气体蚀刻的浅沟隔离特征的显微照片。图6是包括顶部倒角和底部倒角的浅沟隔离特征的显微照片。图7是其上具有叠层的硅基片在进行栅本文档来自技高网...

【技术保护点】
在等离子体蚀刻室中蚀刻多晶硅栅结构的方法，包括：　　　　限定保护待蚀刻的多晶硅薄膜的图案；　　　　激发等离子体；　　　　基本蚀刻掉所有未保护的多晶硅薄膜；　　　　引入含硅气体；和　　　　在引入含硅气体的同时蚀刻剩余的多晶硅薄膜。

【技术特征摘要】
【国外来华专利技术】US 2003-3-3 10/376,227;US 2003-6-27 10/607,6121.在等离子体蚀刻室中蚀刻多晶硅栅结构的方法，包括限定保护待蚀刻的多晶硅薄膜的图案；激发等离子体；基本蚀刻掉所有未保护的多晶硅薄膜；引入含硅气体；和在引入含硅气体的同时蚀刻剩余的多晶硅薄膜。2.权利要求1的方法，其中引入含硅气体的方法操作包括，以约每分钟0.1标准立方厘米(sccm)-300sccm的流速流动含硅气体。3.权利要求1的方法，其中含硅气体选自Si2H6、SiH3CH3、SiH(CH3)3、SiF4、SiCl4、SiHCl3、SiH2Cl2、SiBr4和原硅酸四乙酯(TEOS)。4.权利要求1的方法，其中含硅气体是SiF4和SiCl4之一。5.权利要求1的方法，其中基本蚀刻掉所有未保护的多晶硅薄膜的方法操作包括执行第一蚀刻以去除硬掩模；和执行第二蚀...

【专利技术属性】
技术研发人员：H德尔普波，F林，C李，V瓦赫迪，TA坎普，AJ米勒，
申请(专利权)人：兰姆研究有限公司，
类型：发明
国别省市：US[美国]