一种结势垒肖特基功率器件制造技术

本实用新型专利技术属于半导体器件技术领域，更具体地，涉及一种结势垒肖特基功率器件。器件由下至上依次包括：覆盖衬底的欧姆电极

【技术实现步骤摘要】
一种结势垒肖特基功率器件


[0001]本技术属于半导体器件
，更具体地，涉及一种结势垒肖特基功率器件。

技术介绍

[0002]肖特基二极管由于具有开启电压小、开关速度快的特性，被广泛地应用于电源、驱动电路等领域。但肖特基二极管在反向偏压下存在势垒降低效应、隧穿效应等因素，使得器件的反向漏电流随着反向偏压的增大而增大，而较大的漏电流将进一步导致器件具有较小的击穿电压。
[0003]为解决这一问题，主要采用的方法是在反向偏压下屏蔽肖特基结，降低表面电场，而结势垒肖特基二极管是其中一种常用的器件结构。结势垒肖特基二极管在n型漂移区中引入p型区，形成横向间隔排列的网格状pn结。当向器件施加正向偏压时，结势垒肖特基二极管中肖特基结的势垒高度低，将率先导通，因此结势垒肖特基二极管保留了肖特基结开启电压小的优点；而当向器件施加反向偏压时，相邻的pn结耗尽区将延展、逐渐靠近，最后连通，进而隔离肖特基结，将器件的峰值电场从接触表面移至体内，降低肖特基结表面的电场强度，因此可以进一步降低器件的反向漏电流，提高器件的击穿电压。由此结势垒肖特基二极管保持了传统肖特基二极管开启电压小的优点，同时又弥补了肖特基二极管在反向偏压下漏电大的缺点。
[0004]在结势垒肖特基二极管中，若采用较大的p型区间距，这能够使器件有较大的正向导通有效面积，从而减小器件的导通电阻，降低导通损耗。但较大的p型区间距会使得肖特基结表面产生相对较高的电场，进而产生较大的反向漏电流，降低器件的击穿电压。若保持一定的器件面积，减小p型区间距，虽然能够降低肖特基结表面电场，减小器件反向漏电流，但同时也会使得器件的正向导通有效面积减小，从而产生较大的导通电阻，增大器件的导通损耗。另一方面，较小的p型区间距也会使器件的工艺难度增大。

技术实现思路

[0005]本技术为克服上述现有技术中的缺陷，提供一种结势垒肖特基功率器件，在正向导通时具有低开启电压、低导通损耗，在反向偏压下，具有低漏电流、高击穿电压。
[0006]为解决上述技术问题，本技术采用的技术方案是：一种结势垒肖特基功率器件，器件由下至上依次包括：覆盖衬底的欧姆电极
‑
二极管阴极、衬底、n型低载流子浓度区域
‑
器件漂移区、在器件漂移区中交错排列的p型区域、在器件漂移区与p型区域中间的介质层、与器件漂移区形成肖特基接触的电极
‑
二极管阳极。
[0007]在其中一个实施例中，所述的衬底为n型导电衬底，所述的衬底电阻率范围为0.005Ω
·
cm～0.1Ω
·
cm。
[0008]在其中一个实施例中，所述的衬底的厚度为100μm～500μm。
[0009]在其中一个实施例中，所述的衬底、器件漂移区、p型区域为同一种半导体材料，包
括Si、SiC、或GaN。
[0010]在其中一个实施例中，所述的器件漂移区为位错密度低的非故意掺杂外延层、或n型掺杂外延层。
[0011]在其中一个实施例中，所述的器件漂移区的厚度为1μm～50μm，载流子浓度为1
×
10
14
cm
‑3～5
×
10
17
cm
‑3。
[0012]在其中一个实施例中，所述的p型区域的空穴浓度为1
×
10
16
cm
‑3～1
×
10
19
cm
‑3，厚度为0.1μm～20μm。
[0013]在其中一个实施例中，所述的介质层的厚度为10nm～500nm，所述的介质层的材料为Al2O3、SiN、SiO2、或HfO2。
[0014]在其中一个实施例中，所述的二极管阴极的材料为Ti/Al/Ni/Au合金、Ti/Al/Ti/Au合金、Ti/Al/Mo/Au合金、或Ti/Al/Ti/TiN合金中的任一种。
[0015]在其中一个实施例中，所述的二极管阳极的材料为金属Ni、Au、Pt、Pd、Ir、Mo、Al、Ti、TiN、Ta、TaN、ZrN、VN、NbN中的一种或其堆叠结构。
[0016]与现有技术相比，有益效果是：本技术提供的一种结势垒肖特基功率器件，在p型区域之间的肖特基接触区域引入介质层，形成MIS结构，在正向偏压下，肖特基结率先导通，同时相较于传统结势垒肖特基二极管，MIS结构耗尽区更窄，因此本技术的器件具有更大的有效导通面积，能够降低器件的导通电阻，进而降低导通损耗；而在反向偏压下，MIS结构能够降低肖特基结由于势垒降低效应和隧穿效应等因素而产生的漏电流，从而提高了器件的击穿电压。
附图说明
[0017]图1是本技术整体结构示意图。
[0018]附图标记：1、二极管阴极；2、衬底；3、器件漂移区；4、p型区域；5、介质层；6、二极管阳极。
具体实施方式
[0019]附图仅用于示例性说明，不能理解为对本技术的限制；为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。附图中描述位置关系仅用于示例性说明，不能理解为对本技术的限制。
[0020]如图1所示，一种结势垒肖特基功率器件，器件由下至上依次包括：覆盖衬底2的欧姆电极
‑
二极管阴极1、衬底2、n型低载流子浓度区域
‑
器件漂移区3、在器件漂移区3中交错排列的p型区域4、在器件漂移区3与p型区域4中间的介质层5、与器件漂移区3形成肖特基接触的电极
‑
二极管阳极6。
[0021]在其中一个实施例中，衬底2为n型导电衬底，衬底2电阻率范围为0.005Ω
·
cm～0.1Ω
·
cm，衬底2的厚度为100μm～500μm。
[0022]在另一个实施例中，衬底2、器件漂移区3、p型区域4为同一种半导体材料，包括Si、SiC、或GaN。
[0023]在一些实施例中，器件漂移区3为位错密度低的非故意掺杂外延层、或n型掺杂外
延层；器件漂移区3的厚度为1μm～50μm，载流子浓度为1
×
10
14
cm
‑3～5
×
10
17
cm
‑3。
[0024]在其中一个实施例中，p型区域4的空穴浓度为1
×
10
16
cm
‑3～1
×
10
19
cm
‑3，厚度为0.1μm～20μm。
[0025]在另一个实施例中，介质层5的厚度为10nm～500nm，介质层5的材料为Al2O3、SiN、SiO2、或HfO2。
[0026]在其中一个实施例中，二极管阴极1的材料为Ti/Al/Ni/Au合金、Ti/Al本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结势垒肖特基功率器件，其特征在于，器件由下至上依次包括：覆盖衬底(2)的欧姆电极
‑
二极管阴极(1)、衬底(2)、n型低载流子浓度区域
‑
器件漂移区(3)、在器件漂移区(3)中交错排列的p型区域(4)、在器件漂移区(3)与p型区域(4)中间的介质层(5)、与器件漂移区(3)形成肖特基接触的电极
‑
二极管阳极(6)。2.根据权利要求1所述的结势垒肖特基功率器件，其特征在于，所述的衬底(2)为n型导电衬底，所述的衬底(2)电阻率范围为0.005Ω
·
cm～0.1Ω
·
cm。3.根据权利要求2所述的结势垒肖特基功率器件，其特征在于，所述的衬底(2)的厚度为100μm～500μm。4.根据权利要求1所述的结势垒肖特基功率器件，其特征在于，所述的衬底(2)、器件漂移区(3)、p型区域(4)为同一种半导体材料，包括Si、SiC、或GaN。5.根据权利要求1所述的结势垒肖特基功率器件，其特征在于，所述的器件漂移区(3)为位错密度低的非故意掺杂外延层、或n型掺杂外延层。6.根据权利要求2所述的结势垒肖特基功率器件，其特征在于，所述的器件漂移区(3)的厚度为1μm～50μm，载...

【专利技术属性】
技术研发人员：刘扬，张琦，
申请(专利权)人：中山大学，
类型：新型
国别省市：