碳化硅结势垒肖特基半导体器件及其制造方法技术

本申请涉及半导体器件技术领域，具体而言，涉及一种碳化硅结势垒肖特基半导体器件及其制造方法。碳化硅结势垒肖特基半导体器件包括层叠设置的衬底和外延层，所述外延层上表面设置有源区和位于所述有源区周围的终端区，所述有源区包括若干间隔设置的结势垒区，其中，沿所述有源区的中部至边缘的方向，所述结势垒区的间距逐渐增加。有源区中心的电流密度比有源区边缘区域的电流密度稍低，使得碳化硅结势垒肖特基半导体器件在正向工作时的热分布更均匀，以此达到优化器件热分布的目的，避免热量局部积累导致碳化硅器件性能的退化或可靠性问题。性问题。性问题。

【技术实现步骤摘要】
碳化硅结势垒肖特基半导体器件及其制造方法


[0001]本申请涉及半导体器件
，具体而言，涉及一种碳化硅结势垒肖特基半导体器件及其制造方法。

技术介绍

[0002]碳化硅（SiC）是第三代宽禁带半导体之一，具有宽带隙、高击穿电场、高热导率、耐高温、耐高压、抗辐射等优异物理特性，所以SiC功率器件非常适合于高温、高电压、高功率等电力电子应用系统，在电动汽车、光伏逆变、轨道交通、风能发电、电机驱动等应用领域具有广阔应用前景。
[0003]得益于碳化硅优异的材料特性，相比于硅基功率器件，碳化硅功率器件的芯片面积更小，电流密度更大，故其工作损耗产生的热量更加集中。因此，对碳化硅功率器件而言，优化芯片热分布，尽可能使热量均匀分布，避免热局域积累导致碳化硅器件性能的退化或可靠性问题，显得尤为重要。

技术实现思路

[0004]为了解决碳化硅功率器件热量局域积累导致的碳化硅器件性能的退化或可靠性降低的技术问题，本申请提供了一种碳化硅结势垒肖特基半导体器件及其制造方法。
[0005]为了实现上述目的，根据本技术方案的一个方面，本技术方案提供了一种碳化硅结势垒肖特基半导体器件。
[0006]根据本申请实施例的碳化硅结势垒肖特基半导体器件，其包括层叠设置的衬底和外延层，所述外延层上表面设置有源区和位于所述有源区周围的终端区，所述有源区包括若干间隔设置的结势垒区，其中，沿所述有源区的中部至边缘的方向，所述结势垒区的间距逐渐增加。
[0007]进一步的，沿所述有源区的中部至边缘的方向，所述结势垒区的宽度逐渐增加。
[0008]进一步的，所述结势垒区的宽度为2μm，沿所述有源区的中部至边缘的方向，所述结势垒区的间距由1μm逐渐增加到4μm。
[0009]进一步的，所述有源区还包括设置在所述外延层上表面的阳极金属层，所述衬底的背面依次设置有欧姆接触金属层和阴极金属层。
[0010]进一步的，所述结势垒区为长条形或环形。
[0011]进一步的，碳化硅结势垒肖特基半导体器件还包括依次设置在所述外延层上表面的介质钝化层和保护层。
[0012]进一步的，所述衬底为N型碳化硅，电阻率为0.01-0.03Ω
·
㎝
，厚度为100μm-180μm。
[0013]进一步的，所述阳极金属层包括叠层设置的第一金属层及第二金属层，所述第一金属层可以和N型SiC形成肖特基接触势垒。
[0014]为了实现上述目的，根据本技术方案的第二个方面，本技术方案还提供了一种碳
化硅结势垒肖特基半导体器件的制造方法，用于制备本申请技术方案提供的上述碳化硅结势垒肖特基半导体器件。
[0015]根据本申请实施例的碳化硅结势垒肖特基半导体器件的制造方法，其包括以下步骤：于一衬底上形成外延层；向所述外延层注入P型杂质离子并激活，同时形成有源区和终端区的P型离子注入区，有源区的P型离子注入区即为所述势垒区；在外延层的上表面依次形成阳极金属层、介质钝化层和保护层。
[0016]进一步的，在外延层的上表面依次形成阳极金属层、介质钝化层和保护层之后还包括：所述衬底经减薄处理后依次在所述衬底的背面形成欧姆接触金属层和阴极金属层。
[0017]进一步的，所述介质钝化层为SiO、SiO2、SiN和SiON中的一种或多种的组合，形成方法为PECVD、LPCVD或ALD，所述介质钝化层的厚度为50-2000nm。
[0018]本专利技术技术方案提出了一种新的有源区结构，相比于现有技术，使得有源区中心的电流密度比有源区边缘区域的电流密度稍低，使得碳化硅结势垒肖特基半导体器件在正向工作时的热分布更均匀，以此达到优化器件热分布的目的，避免热量局部积累导致碳化硅器件性能的退化或可靠性问题。
附图说明
[0019]构成本申请的一部分的附图用来提供对本申请的进一步理解，使得本申请的其它特征、目的和优点变得更明显。本申请的示意性实施例附图及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：图1为现有技术中碳化硅肖特基二极管的原理说明图；图2为现有技术中碳化硅肖特基二极管的平面结构参考图；图3为现有技术中碳化硅肖特基二极管的剖面结构参考图；图4为本申请实施例提供的一种碳化硅结势垒肖特基半导体器件的平面示意图；图5为本申请实施例提供的一种碳化硅结势垒肖特基半导体器件的剖面示意图；图6为本申请实施例提供的另一种碳化硅结势垒肖特基半导体器件的平面示意图；图7-15为本申请实施例提供的碳化硅结势垒肖特基半导体器件的制造方法各步骤对应的结构示意图。
[0020]图中：1、衬底；2、外延层；3、有源区；4、终端区；5、结势垒区；6、阳极金属层；7、欧姆接触金属层；8、阴极金属层；9、介质钝化层；10、保护层；11、掩膜层。
具体实施方式
[0021]为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
[0022]需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0023]在本申请中，术语“上”、“下”、“内”、“中”、“外”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。
[0024]并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本申请中的具体含义。
[0025]此外，术语“设置”、“连接”、“固定”应做广义理解。例如，“连接”可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
[0026]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0027]由于碳化硅属于宽禁带半导体，碳化硅二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种碳化硅结势垒肖特基半导体器件，包括层叠设置的衬底和外延层，所述外延层上表面设置有源区和位于所述有源区周围的终端区，所述有源区包括若干间隔设置的结势垒区，其特征在于，沿所述有源区的中部至边缘的方向，所述结势垒区的间距逐渐增加。2.根据权利要求1所述的碳化硅结势垒肖特基半导体器件，其特征在于，沿所述有源区的中部至边缘的方向，所述结势垒区的宽度逐渐增加。3.根据权利要求1所述的碳化硅结势垒肖特基半导体器件，其特征在于，所述结势垒区的宽度为2μm，沿所述有源区的中部至边缘的方向，所述结势垒区的间距由1μm逐渐增加到4μm。4.根据权利要求1所述的碳化硅结势垒肖特基半导体器件，其特征在于，所述有源区还包括设置在所述外延层上表面的阳极金属层，所述衬底的背面依次设置有欧姆接触金属层和阴极金属层。5.根据权利要求4所述的碳化硅结势垒肖特基半导体器件，其特征在于，所述阳极金属层包括叠层设置的第一金属层及第二金属层，所述第一金属层可以和N型SiC形成肖...

【专利技术属性】
技术研发人员：陈道坤，林苡任，史波，曾丹，
申请(专利权)人：珠海零边界集成电路有限公司，
类型：发明
国别省市：