三维存储器的制造方法技术

本公开提供一种三维存储器的制造方法，包括：提供半导体结构；半导体结构包括：基底，堆叠结构，位于堆叠结构和基底间的隔离层，贯穿堆叠结构和隔离层并延伸至基底中的栅线隙结构及存储柱；去除基底，显露栅线隙结构的第一端部和存储柱的第二端部；存储柱包括：沟道层，及环绕沟道层的功能层；去除第一端部，形成从隔离层向堆叠结构下凹的第一凹陷，剩余栅线隙结构端部与隔离层接触；去除第二端部显露的功能层，形成从隔离层向堆叠结构下凹的第二凹陷，剩余存储柱端部与隔离层接触；利用导电材料覆盖第一凹陷、第二凹陷及显露的隔离层，对导电材料进行粒子注入形成第二导电层。导电材料进行粒子注入形成第二导电层。导电材料进行粒子注入形成第二导电层。

【技术实现步骤摘要】
三维存储器的制造方法


[0001]本公开实施例涉及半导体
，尤其涉及一种三维存储器的制造方法。

技术介绍

[0002]随着半导体制造工艺的不断提高，工艺特征尺寸越来越小，存储器件的储存密度越来越高。为了满足更高的存储密度需求，三维结构的存储器件被开发出来。3D NAND存储器因其写入速度快，擦除操作简单，具有更高的储存密度等优势，获得了广泛的应用。
[0003]现有的3D NAND存储器，包括沿着垂直方向堆叠的多个储存单元，在单位面积的晶圆上可以成倍地提高存储密度，同时可以降低成本。相关技术中，通常采用增加堆叠储存单元层数的手段来提高存储密度，但是在存储芯片堆叠层数不断提高的同时，工艺越来越复杂，不同工艺之间互相影响导致的缺陷越来越明显。因此，在堆叠层数不断提高的同时，如何优化工艺之间的影响，减少缺陷的产生成为亟待解决的问题。

技术实现思路

[0004]本公开实施例提供一种三维存储器的制造方法，包括：
[0005]提供半导体结构；其中，所述半导体结构包括：基底，堆叠结构，位于所述堆叠结构和所述基底间的隔离层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器的制造方法，其特征在于，包括：提供半导体结构；其中，所述半导体结构包括：基底，堆叠结构，位于所述堆叠结构和所述基底间绝缘的隔离层，贯穿所述堆叠结构和所述隔离层并延伸至所述基底中的栅线隙结构以及存储柱；去除所述基底，以显露所述栅线隙结构的第一端部和所述存储柱的第二端部；其中，沿所述存储柱的径向，所述存储柱包括：沟道层，以及环绕所述沟道层的功能层；去除至少部分所述第一端部，形成从所述隔离层向所述堆叠结构下凹的第一凹陷，剩余所述栅线隙结构的端部与所述隔离层接触；去除所述第二端部显露的所述功能层，形成从所述隔离层向所述堆叠结构下凹的第二凹陷，剩余所述功能层的端部与所述隔离层接触；利用导电材料覆盖所述第一凹陷、所述第二凹陷以及显露的所述隔离层，并对所述导电材料进行粒子注入形成第二导电层。2.根据权利要求1所述的方法，其特征在于，所述栅线隙结构包括：第三导电层，以及包围所述第三导电层的第二绝缘层；所述去除至少部分所述第一端部，形成从所述隔离层向所述堆叠结构下凹的第一凹陷，剩余所述栅线隙结构的端部与所述隔离层接触，包括：去除所述第一端部的所述第二绝缘层，以基于所述隔离层、所述第三导电层以及剩余的所述第二绝缘层形成所述第一凹陷；其中，所述第一凹陷围绕所述第三导电层，沿垂直于所述基底的第一方向，所述第一凹陷的侧壁深度小于所述隔离层的厚度。3.根据权利要求2所述的方法，其特征在于，所述第二绝缘层包括：第一子层，以及至少包围部分所述第一子层的第二子层；所述去除所述第一端部的所述第二绝缘层，形成所述第一凹陷，包括：利用刻蚀剂去除所述第一端部的所述第一子层和所述第二子层，以基于所述隔离层、所述第三导电层、剩余的所述第一子层以及剩余的所述第二子层形成所述第一凹陷。4.根据权利要求1所述的方法，其特征在于，沿所述存储柱的径向，所述功能层包括：阻挡子层、存储子层和隧穿子层，所述隧穿子层位于所述存储子层和所述沟道层之间；所述去除所述第二端部显露的所述功能层，形成从所述隔离层向所述堆叠结构下凹的第二凹陷，剩余所述存储柱的端部与所述隔离层接触，包括：去除所述第二端部显露的所述阻挡子层、所述存储子层和所述...

【专利技术属性】
技术研发人员：艾义明，颜元，任德营，伍术，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：