支持高效率I/O接口的非易失性存储器装置制造方法及图纸

提供了支持高效率I/O接口的非易失性存储器装置。所述非易失性存储器装置包括：第一针脚，接收第一信号；第二针脚，接收第二信号；第三针脚，接收第三信号；第四针脚，接收写入使能信号；存储器单元阵列；以及存储器接口电路，在第一模式下从第三信号获得命令、地址和数据，并且在第二模式下从第一信号和第二信号获得命令和地址并从第三信号获得数据。在第一模式下，存储器接口电路从第三信号获得命令，并且从第三信号获得地址。在第二模式下，存储器接口电路从第一信号和第二信号获得命令，并且从第一信号和第二信号获得地址。第一信号和第二信号获得地址。第一信号和第二信号获得地址。

【技术实现步骤摘要】
支持高效率I/O接口的非易失性存储器装置
[0001]本申请要求于2020年7月13日在韩国知识产权局提交的第10
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2020
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0086227号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。


[0002]在此描述的本公开的实施例涉及一种半导体装置，更具体地，涉及支持高效率输入/输出(I/O)接口的非易失性存储器装置。

技术介绍

[0003]当今，存储装置(诸如，固态驱动器(SSD))正在被广泛地使用。存储装置可以对应于包括非易失性存储器装置(诸如，闪存)以及控制非易失性存储器装置的存储器控制器的存储器系统。非易失性存储器装置可以按照协议而通过预定针脚与存储器控制器交换输入/输出信号。例如，非易失性存储器装置可以通过特定的输入/输出针脚从存储器控制器接收命令和地址，并且可以通过相同的输入/输出针脚与存储器控制器交换数据。根据以上输入/输出接口，在命令或地址被传输时，数据可能无法被交换，从而导致输入/输出接口的效率的降低。如此，存在对能够在非易失性存储器装置与存储器控制器之间有效地传输数据的输入/输出接口的期望。

技术实现思路

[0004]本公开的实施例提供了支持高效率输入/输出接口以高效地传输命令、地址和数据的非易失性存储器装置。
[0005]根据示例性实施例，非易失性存储器装置包括：第一针脚，从存储器控制器接收第一信号；第二针脚，从存储器控制器接收第二信号；第三针脚，从存储器控制器接收第三信号；第四针脚，从存储器控制器接收写入使能信号；存储器单元阵列；以及存储器接口电路，在第一模式下从第三信号获得命令、地址和数据，并且在第二模式下从第一信号和第二信号获得命令和地址并从第三信号获得数据。在第一模式下，存储器接口电路基于写入使能信号的切换时序从在第一信号的启用时段中接收的第三信号获得命令，并且基于写入使能信号的切换时序从在第二信号的启用时段中接收的第三信号获得地址。在第二模式下，根据在第一时间段的第一循环周期中接收的具有启用状态的第一信号，存储器接口电路基于写入使能信号的切换时序从在第一时间段期间接收的第一信号和第二信号获得命令，并且根据在第二时间段的第二循环周期中接收的具有启用状态的第二信号，存储器接口电路基于写入使能信号的切换时序从在第二时间段期间接收的第一信号和第二信号获得地址，第一时间段包括预定数量的循环周期，第二时间段包括预定数量的循环周期。
[0006]根据示例性实施例，非易失性存储器装置包括：第一针脚，从存储器控制器接收控制信号；第二针脚，从存储器控制器接收写入使能信号；第三针脚，从存储器控制器接收数据信号；存储器单元阵列；以及存储器接口电路。根据在包括预定数量的循环周期的时间段的第一循环周期和第二循环周期期间接收的控制信号，存储器接口电路从在所述时间段的
剩余循环周期期间接收的控制信号获得命令或地址。当在第一循环周期期间接收的控制信号处于启用状态时，存储器接口电路基于写入使能信号的切换时序从在所述剩余循环周期期间接收的控制信号获得命令。当在第二循环周期期间接收的控制信号处于启用状态时，存储器接口电路基于写入使能信号的切换时序从在所述剩余循环周期期间接收的控制信号获得地址。
[0007]根据示例性实施例，非易失性存储器装置包括：第一针脚，从存储器控制器接收包括第一控制信号和第二控制信号的多个控制信号；第二针脚，从存储器控制器接收写入使能信号；第三针脚，从存储器控制器接收数据信号；以及存储器接口电路。根据在第一时间段的第一循环周期中接收的具有启用状态的第一控制信号，存储器接口电路基于写入使能信号的切换时序从在第一时间段期间接收的所述多个控制信号获得命令，并且根据在第二时间段的第二循环周期中接收的具有使能状态的第二控制信号，存储器接口电路基于写入使能信号的切换时序从在第二时间段期间接收的所述多个控制信号获得地址，第一时间段包括预定数量的循环周期，第二时间段包括预定数量的循环周期。
[0008]根据示例性实施例，存储器控制器可以包括：第一针脚，将第一控制信号发送到存储器装置；第二针脚，将第二控制信号发送到存储器装置；第三针脚，将写入使能信号发送到存储器装置；多个第四针脚，将多个数据信号发送到存储器装置；以及控制器。当在包括预定数量的循环周期的第一时间段的第一循环周期期间生成启用状态的第一控制信号时，控制器在第一时间段的剩余循环周期期间生成包括命令的第一控制信号和第二控制信号，每个循环周期对应于写入使能信号的一个或多个时段。当在包括所述预定数量的循环周期的第二时间段的第二循环周期期间生成启用状态的第二控制信号时，控制器在第二时间段的剩余循环周期期间生成包括地址的第一控制信号和第二控制信号。
附图说明
[0009]通过参照附图详细地描述本公开的示例性实施例，本公开的以上和其他目的和特征将变得清楚。
[0010]图1是示出根据本公开的实施例的存储器系统的框图。
[0011]图2是示出图1的存储器装置的操作的流程图。
[0012]图3是示出根据本公开的实施例的存储器系统的框图。
[0013]图4是示出根据图3的存储器装置的模式的信号的示例的概念图。
[0014]图5A是示出其中图3的存储器装置在第一模式下接收命令和地址的示例的时序图。
[0015]图5B是示出其中图3的存储器装置在第二模式下接收命令和地址的示例的时序图。
[0016]图6是示出图3的存储器接口电路的示例的框图。
[0017]图7是示出图6的转换器的示例的框图。
[0018]图8是示出在第一模式下在图6的存储器接口电路处生成的信号的示例的时序图。
[0019]图9是示出在第二模式下在图6的存储器接口电路处生成的信号的示例的时序图。
[0020]图10是示出图3的存储器系统的示例性操作的流程图。
[0021]图11是示出图3的存储器系统的扩展的示例的框图。
[0022]图12A是示出其中图11的存储器装置在第一模式下输出数据的示例的时序图。
[0023]图12B是示出其中图11的存储器装置在第二模式下输出数据的示例的时序图。
[0024]图12C是示出其中图11的存储器装置在数据输出操作中在第一模式和第二模式下进行操作的示例的时序图。
[0025]图13是示出图3的存储器装置的框图。
[0026]图14是示出根据本公开的实施例的存储器块的电路图。
[0027]图15A示出了根据本公开的实施例的在第一模式下的存储器装置的交织操作的示例。
[0028]图15B示出了根据本公开的实施例的在第二模式下的存储器装置的交织操作的示例。
[0029]图16是示出根据本公开的实施例的支持第二模式的存储器系统的框图。
[0030]图17是示出其中图16的存储器装置接收命令和地址的示例的时序图。
[0031]图18是示出根据本公开的实施例的支持第二模式的存储器系统的框图。
[0032]图19是示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器装置，包括：第一针脚，被配置为从存储器控制器接收第一信号；第二针脚，被配置为从存储器控制器接收第二信号；第三针脚，被配置为从存储器控制器接收第三信号；第四针脚，被配置为从存储器控制器接收写入使能信号；存储器单元阵列；以及存储器接口电路，被配置为：在第一模式下从第三信号获得命令、地址和数据，并且在第二模式下从第一信号和第二信号获得命令和地址并从第三信号获得数据，其中，存储器接口电路被配置为使得：在第一模式下，存储器接口电路基于写入使能信号的切换时序从在第一信号的启用时段中接收的第三信号获得命令，并且基于写入使能信号的切换时序从在第二信号的启用时段中接收的第三信号获得地址；以及在第二模式下，根据在第一时间段的第一循环周期中接收的具有启用状态的第一信号，存储器接口电路基于写入使能信号的切换时序从在第一时间段期间接收的第一信号和第二信号获得命令，并且根据在第二时间段的第二循环周期中接收的具有启用状态的第二信号，存储器接口电路基于写入使能信号的切换时序从在第二时间段期间接收的第一信号和第二信号获得地址，第一时间段包括预定数量的循环周期，第二时间段包括所述预定数量的循环周期。2.根据权利要求1所述的非易失性存储器装置，其中，每个循环周期对应于写入使能信号的一个或多个时段。3.根据权利要求1所述的非易失性存储器装置，其中，存储器接口电路被配置为：通过在第二模式下在第三针脚接收包括数据的第三信号的同时分别在第一针脚和第二针脚处接收第一信号和第二信号，来访问存储器单元阵列，其中，第一信号和第二信号包括命令或地址。4.根据权利要求1所述的非易失性存储器装置，其中，在第一模式下接收的写入使能信号的频率与在第二模式下接收的写入使能信号的频率不同。5.根据权利要求1所述的非易失性存储器装置，其中，在包括命令或地址的第一信号和第二信号被接收之前，写入使能信号从静态改变为切换状态。6.根据权利要求1所述的非易失性存储器装置，其中，存储器接口电路还被配置为：在第二模式下，响应于从存储器控制器提供的状态读取命令，通过第一针脚和第二针脚中的至少一个输出非易失性存储器装置的状态信息。7.根据权利要求1所述的非易失性存储器装置，其中，存储器接口电路包括：写入使能信号分频器，被配置为：基于写入使能信号生成多个内部时钟信号和恢复的写入使能信号，所述多个内部时钟信号具有彼此不同的相位，所述恢复的写入使能信号具有与所述多个内部时钟信号中的一个内部时钟信号的相位相同的相位；以及扩频器，被配置为：基于所述多个内部时钟信号中的第一内部时钟信号对在第一循环周期中接收的第一信号进行采样以生成采样的命令锁存使能信号，基于第一内部时钟信号对在第一循环周期中接收的第二信号进行采样以生成采样的地址锁存使能信号，并且基于所述多个内部时钟信号中的剩余内部时钟信号对在第一时间段的剩余循环周期中接收的
第一信号和第二信号进行采样以生成能够通过信号线输出的采样的命令/地址信号，信号线的数量等于第三针脚的数量。8.根据权利要求1所述的非易失性存储器装置，还包括：第五针脚，被配置为从存储器控制器接收读取使能信号；第六针脚，被配置为将数据选通信号发送到存储器控制器，其中，存储器单元阵列被配置为存储从第三信号获得的数据；以及控制逻辑电路，被配置为从存储器单元阵列读取存储的数据，其中，存储器接口电路还被配置为：根据读取使能信号的切换而生成在预定延迟之后切换的数据选通信号；以及生成以数据选通信号的切...

【专利技术属性】
技术研发人员：李善奎，任政燉，尹治元，郑秉勳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：