存储装置、快闪存储器控制器及其存取方法制造方法及图纸

本发明专利技术涉及存储装置、快闪存储器控制器及其存取方法。其中本发明专利技术揭示的一种应用于快闪存储器控制器的控制方法，其包含有以下步骤：建立写入时间记录表，其中该写入时间记录表记录了快闪存储器模块中有数据写入的区块的区块编号及对应的第一时间与第二时间；参考写入时间记录表以判断快闪存储器模块中是否有至少一第一区块的第一时间早于第一门槛值，若有的话在过期区块表中记录至少一第一区块；参考写入时间记录表以判断快闪存储器模块中是否有至少一第二区块的第二时间早于第二门槛值，若有的话在过期区块表中记录至少一第二区块；以及根据过期区块表来进行过期区块回收操作。以及根据过期区块表来进行过期区块回收操作。以及根据过期区块表来进行过期区块回收操作。

【技术实现步骤摘要】
存储装置、快闪存储器控制器及其存取方法


[0001]本专利技术有关于快闪存储器控制器及相关的控制方法。

技术介绍

[0002]随着立体快闪存储器技术的发展，快闪存储器芯片内堆迭的层数越来越多，再加上目前的快闪存储器模块内会包含许多采用三层式储存(Triple
‑
Level Cell，TLC)或是四层式储存(Quad
‑
Level Cell，QLC)的区块，因此，快闪存储器内所储存的数据的品质越来越差，甚至在数据写入后数周后便品质快速下滑而造成后续解码上的困难或甚至无法读取。为了解决此一问题，快闪存储器控制器可以利用空闲的时间读取快闪存储器模块内每一个区块的部分内容，以判断出每一个区块的品质，然而，上述方法会耗费大量的时间，且若是快闪存储器控制器常常处于忙碌状态时会无法兼顾存取效率与区块品质。

技术实现思路

[0003]因此，本专利技术的目的之一在于提出一种快闪存储器控制器与相关的控制方法，其可以有效率地对快闪存储器模块内品质可能有问题的区块预先做处理，以解决先前技术中所述的问题。
[0004]在本专利技术的一个实施例中，揭示了一种应用于一快闪存储器控制器的控制方法，其中该快闪存储器控制器用以存取一快闪存储器模块，该快闪存储器模块包含了多个区块，且每一个区块包含了多个数据页，以及该控制方法包含有：当数据写入至该快闪存储器模块的任一区块的一第一个数据页时，在该第一个数据页记录一第一时间；当数据写入至该快闪存储器模块的任一区块的至少一中间数据页时，在该至少一中间数据页记录一第二时间；当数据写入至该快闪存储器模块的任一区块的一最后数据页时，在该最后数据页记录该第一时间与该第二时间；建立一写入时间记录表，其中该写入时间记录表记录了该快闪存储器模块中有数据写入的区块的区块编号及对应的该第一时间、或是记录了该快闪存储器模块中有数据写入的区块的区块编号及对应的该第一时间与该第二时间；参考该写入时间记录表以判断该快闪存储器模块中是否有区块的该第一时间早于一第一门槛值，若是该快闪存储器模块中有至少一第一区块的该第一时间早于该第一门槛值，则在一过期区块表中记录该至少一第一区块；参考该写入时间记录表以判断该快闪存储器模块中是否有区块的该第二时间早于一第二门槛值，若是该快闪存储器模块中有至少一第二区块的该第二时间早于该第二门槛值，则在该过期区块表中记录该至少一第二区块；以及根据该过期区块表所记录的该至少一第一区块与该至少一第二区块进行过期区块回收操作，以依序将该至少一第一区块与该至少一第二区块内的有效数据搬移至至少一空白区块中。
[0005]在本专利技术的另一个实施例中，揭示了一种快闪存储器控制器，其中该快闪存储器控制器是用来存取一快闪存储器模块，且该快闪存储器控制器包含有一只读存储器、一微处理器以及一缓冲存储器。当该微处理器将数据写入至该快闪存储器模块的任一区块的一第一个数据页时，在该第一个数据页记录一第一时间；当该微处理器将数据写入至该快闪
存储器模块的任一区块的至少一中间数据页时，在该至少一中间数据页记录一第二时间；当该微处理器将数据写入至该快闪存储器模块的任一区块的一最后数据页时，在该最后数据页记录该第一时间与该第二时间；该微处理器另建立一写入时间记录表，其中该写入时间记录表记录了该快闪存储器模块中有数据写入的区块的区块编号及对应的该第一时间、或是记录了该快闪存储器模块中有数据写入的区块的区块编号及对应的该第一时间与该第二时间。此外，该微处理器参考该写入时间记录表以判断该快闪存储器模块中是否有区块的该第一时间早于一第一门槛值，若是该快闪存储器模块中有至少一第一区块的该第一时间早于该第一门槛值，则在一过期区块表中记录该至少一第一区块；该微处理器参考该写入时间记录表以判断该快闪存储器模块中是否有区块的该第二时间早于一第二门槛值，若是该快闪存储器模块中有至少一第二区块的该第二时间早于该第二门槛值，则在该过期区块表中记录该至少一第二区块；以及根据该过期区块表所记录的该至少一第一区块与该至少一第二区块进行过期区块回收操作，以依序将该至少一第一区块与该至少一第二区块内的有效数据搬移至至少一空白区块中。
[0006]在本专利技术的另一个实施例中，揭示了一种存储装置，其包含有一快闪存储器模块及一快闪存储器控制器。当该快闪存储器控制器将数据写入至该快闪存储器模块的任一区块的一第一个数据页时，在该第一个数据页记录一第一时间；当该快闪存储器控制器将数据写入至该快闪存储器模块的任一区块的至少一中间数据页时，在该至少一中间数据页记录一第二时间；当该快闪存储器控制器将数据写入至该快闪存储器模块的任一区块的一最后数据页时，在该最后数据页记录该第一时间与该第二时间；该快闪存储器控制器另建立一写入时间记录表，其中该写入时间记录表记录了该快闪存储器模块中有数据写入的区块的区块编号及对应的该第一时间、或是记录了该快闪存储器模块中有数据写入的区块的区块编号及对应的该第一时间与该第二时间；此外，该快闪存储器控制器参考该写入时间记录表以判断该快闪存储器模块中是否有区块的该第一时间早于一第一门槛值，若是该快闪存储器模块中有至少一第一区块的该第一时间早于该第一门槛值，则在一过期区块表中记录该至少一第一区块；该快闪存储器控制器参考该写入时间记录表以判断该快闪存储器模块中是否有区块的该第二时间早于一第二门槛值，若是该快闪存储器模块中有至少一第二区块的该第二时间早于该第二门槛值，则在该过期区块表中记录该至少一第二区块；以及根据该过期区块表所记录的该至少一第一区块与该至少一第二区块进行过期区块回收操作，以依序将该至少一第一区块与该至少一第二区块内的有效数据搬移至至少一空白区块中。
附图说明
[0007]图1为依据本专利技术一实施例的一种存储装置的示意图。
[0008]图2为依据本专利技术一实施例的快闪存储器模块中一区块的示意图。
[0009]图3所示为根据本专利技术一实施例的建立一写入时间记录表的流程图。
[0010]图4所示的在区块中写入时间资讯的示意图。
[0011]图5为根据本专利技术一实施例的写入时间记录表的示意图。
[0012]图6所示的根据本专利技术一实施例的存储装置上电后在DRAM中建立出写入时间记录表的流程图。
[0013]图7为根据本专利技术一实施例的进行过期区块回收操作的流程图。
[0014]图8所示的压缩后写入时间记录表的示意图。
[0015]符号说明
[0016]100:存储装置
[0017]110:快闪存储器控制器
[0018]112:微处理器
[0019]112C:程序码
[0020]112M:只读存储器
[0021]114:控制逻辑
[0022]116:缓冲存储器
[0023]118:接口接口逻辑
[0024]120:快闪存储器模块
[0025]130:主装置
[0026]132:编码器
[0027]134:解码器
[0028]140:动态随机存取存储器
[002本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于一快闪存储器控制器的控制方法，其中该快闪存储器控制器用以存取一快闪存储器模块，该快闪存储器模块为一立体快闪存储器(3D NAND
‑
type flash)模块，该快闪存储器模块包含了多个快闪存储器芯片，每一个快闪存储器芯片包含了多个区块，每一个区块包含了多个数据页；每一个区块包含了分别位于多个不同平面的多条字元线以及位元线来控制的多个浮闸晶体管，且每一条字元线上的浮闸晶体管构成了该多个数据页中的至少一数据页；以及该控制方法包含有：当数据写入至该快闪存储器模块的任一区块的一第一个数据页时，在该第一个数据页记录一第一时间；当数据写入至该快闪存储器模块的任一区块的至少一中间数据页时，在该至少一中间数据页记录一第二时间；当数据写入至该快闪存储器模块的任一区块的一最后数据页时，在该最后数据页记录该第一时间与该第二时间；建立一写入时间记录表，其中该写入时间记录表记录了该快闪存储器模块中有数据写入的区块的区块编号及对应的该第一时间、或是记录了该快闪存储器模块中有数据写入的区块的区块编号及对应的该第一时间与该第二时间；参考该写入时间记录表以判断该快闪存储器模块中是否有区块的该第一时间早于一第一门槛值，若是该快闪存储器模块中有至少一第一区块的该第一时间早于该第一门槛值，则在一过期区块表中记录该至少一第一区块；参考该写入时间记录表以判断该快闪存储器模块中是否有区块的该第二时间早于一第二门槛值，若是该快闪存储器模块中有至少一第二区块的该第二时间早于该第二门槛值，则在该过期区块表中记录该至少一第二区块；以及根据该过期区块表所记录的该至少一第一区块与该至少一第二区块进行过期区块回收操作，以依序将该至少一第一区块与该至少一第二区块内的有效数据搬移至至少一空白区块中。2.如权利要求1所述的控制方法，其特征在于，该第二门槛值所表示的时间晚于该第一门槛值所表示的时间。3.如权利要求1或2所述的控制方法，其特征在于，该第一门槛值是根据该控制方法在执行当下的时间所决定。4.如权利要求1所述的控制方法，其特征在于，该至少一中间数据页包含了多个中间数据页，且该写入时间记录表所记录的该第二时间是根据该多个中间数据页的多个写入时间所决定。5.如权利要求1所述的控制方法，其特征在于，参考该写入时间记录表以判断该快闪存储器模块中是否有区块的该第二时间早于该第二门槛值，若是该快闪存储器模块中有该至少一第二区块的该第二时间早于该第二门槛值，则在该过期区块表中记录该至少一第二区块的步骤包含有：判断该过期区块表所记录的区块数量是否已达一上限值；若是该过期区块表所记录的区块数量已达该上限值，不在该过期区块表中记录该至少一第二区块；以及若是该过期区块表所记录的区块数量未达该上限值，在该过期区块表中依序记录该至
少一第二区块，直到该过期区块表所记录的区块数量达到该上限值为止；以及根据该过期区块表所记录的该至少一第一区块与该至少一第二区块进行过期区块回收操作的步骤包含有：在该快闪存储器控制器一背景操作中立即根据该过期区块表所记录的该至少一第一区块与该至少一第二区块进行过期区块回收操作。6.如权利要求1所述的控制方法，其特征在于，另包含有：当该快闪存储器控制器准备关机时，将该写入时间记录表写入至该快闪存储器模块的一特定区块中；当该快闪存储器控制器上电时，判断该快闪存储器控制器在上电之前是否遭遇到不正常断电；若是判断该快闪存储器控制器在上电之前未遭遇到不正常断电，则自该特定区块中读取该写入时间记录表，并将该写入时间记录表暂存至一缓冲存储器或是一动态随机存取存储器中；以及若是判断该快闪存储器控制器在上电之前遭遇到不正常断电，则依序读取该快闪存储器模块中有数据写入的每一个区块的最后一个数据页，以重新建立出该写入时间记录表，并将该写入时间记录表暂存至该缓冲存储器或是该动态随机存取存储器中。7.如权利要求6所述的控制方法，其特征在于，若是判断该快闪存储器控制器在上电之前遭遇到不正常断电，则依序读取该快闪存储器模块中有数据写入的每一个区块的该最后数据页，以重新建立出该写入时间记录表的步骤包含有：若是该快闪存储器模块中有数据写入的每一个区块中，有任一区块的该最后数据页未包含了该第一时间与该第二时间，则读取该区块的该第一个数据页与该中间数据页，来得到对应的该第一时间与该第二时间。8.如权利要求6所述的控制方法，其特征在于，重新建立出该写入时间记录表的操作是在该快闪存储器控制器在上电后的一初始化操作的时间内完成。9.一种快闪存储器控制器，其中该快闪存储器控制器是用来存取一快闪存储器模块，该快闪存储器模块为一立体快闪存储器(3D NAND
‑
type flash)模块，该快闪存储器模块包含了多个快闪存储器芯片，每一个快闪存储器芯片包含了多个区块，每一个区块包含了多个数据页；每一个区块包含了分别位于多个不同平面的多条字元线以及位元线来控制的多个浮闸晶体管，且每一条字元线上的浮闸晶体管构成了该多个数据页中的至少一数据页；且该快闪存储器控制器包含有：一只读存储器，用来储存一程序码；一微处理器，用来执行该程序码以控制对该快闪存储器模块的存取；以及一缓冲存储器；其中当该微处理器将数据写入至该快闪存储器模块的任一区块的一第一个数据页时，在该第一个数据页记录一第一时间；当该微处理器将数据写入至该快闪存储器模块的任一区块的至少一中间数据页时，在该至少一中间数据页记录一第二时间；当该微处理器将数据写入至该快闪存储器模块的任一区块的一最后数据页时，在该最后数据页记录该第一时间与该第二时间；该微处理器另建立一写入时间记录表，其中该写...

【专利技术属性】
技术研发人员：林璟辉，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：