叠层半导体装置及叠层半导体装置的下层模块制造方法及图纸

本发明专利技术公开了叠层半导体装置及叠层半导体装置的下层模块。目的在于：能够在叠层半导体装置中，很容易地进行包含连接端子在内的检查，实现可靠性较高的叠层半导体装置。叠层半导体装置的下层模块，包括：第一衬底１１、和保持在第一衬底１１上的第一半导体芯片２１。在第一衬底１１的上表面，设置有分别与第一芯片端子２２电连接的多个第一芯片连接端子１３、和分别能够与具备了第二半导体芯片的上层模块电连接的多个上层模块连接端子１４，在第一衬底１１的背面设置有多个外部衬底连接端子１５。各第一芯片连接端子１３分别与规定的外部衬底连接端子１５电连接，各上层模块连接端子１４分别在规定的芯片连接端子１３和规定的上述外部衬底连接端子１４之间电连接。

【技术实现步骤摘要】

本专利技术涉及叠层多个半导体装置而形成的叠层半导体装置及叠层半导体装置的下层模块。
技术介绍
随着对包含携带电话及数码照相机等的各种电子设备的小型化及高性能化的要求，正在开发电子部件，特别是将多个半导体装置叠层在一起的叠层半导体装置。例如，示出了将保持有第一半导体芯片的第一半导体封装体、和保持有第二半导体芯片的第二半导体封装体叠层在一起的结构(例如，参照专利文献1)。在这样的叠层半导体装置中，不能在安装时对叠层的半导体芯片进行检查，而是必须在叠层后进行检查。当在叠层后的检查中，所叠层的半导体芯片被判断为不良半导体芯片时，必须或者将整个叠层半导体装置作为不良品废弃，或者是按顺序拆掉安装的各个地方，再次进行安装等工序，因此成品率较低。针对这个问题，还示出了在将多个芯片叠层在一起，进行安装的叠层半导体装置中，包括安装时所用的实际组装用端子、和用以检查质量的检查用端子的结构(例如，参照专利文献2)。此时，首先将安装结束的芯片检查用垫(pad)、和所叠层的芯片检查用端子接合在一起，从安装结束的芯片检查用垫输入检查用信号来进行检查，当检查结果较好时，将叠层的检查结束的芯片安装用端子连接在安装结束的芯片安装用垫上，进行安装。但是，该叠层模块，是将芯片直接保持在衬底上的结构，难以将其使用在对将芯片安装在子衬底(sub-substrate)上的封装体进行叠层的时候。而且，还示出了能够在叠层半导体装置中，很容易对电特性进行检查的结构(例如，参照专利文献3)。在该半导体装置中，形成有与半导体芯片电连接的第一及第二端子。这样一来，能够将第一端子使用于和其它部件电连接，将第二端子使用于对电特性进行的检查。并且，还示出了能够在栅格阵列型半导体封装体中，很容易对表面安装时的信号插脚(singal pin)和电路衬底的电路图案的接合进行导通检查及对已完成的半导体封装体进行电试验的结构(例如，参照专利文献4)。专利文献1特开2004-363126号公报专利文献2特开2004-281633号公报专利文献3特开2002-83897号公报专利文献4特开平9-223725号公报随着电子设备的小型化、和薄型化的发展及半导体芯片的薄片化技术的发展，对实现叠层半导体芯片的高性能化的要求越来越强烈。在这种情况下，要求一种能够进行用以保障所叠层的半导体装置的叠层前的可靠性的检查的叠层半导体装置。例如，必须检查连接端子和突起电极之间的导通状态，该连接端子用以与保持在上层的半导体装置连接，该突起电极用以与外部设备连接。可是，例如，在专利文献3所示的以往的叠层半导体装置中，存在有这样的问题虽然能够用第二端子进行检查，但是不能进行包括叠层用的连接端子的检查。并且，在专利文献4所示的以往的叠层半导体装置中，存在有这样的问题虽然能够用信号插脚和接触垫(contact pad)进行导通检查，但是会因接触到接触垫的探针而产生损伤，因此很容易在叠层时产生接触不良。并且，还存在有检查装置价格昂贵的问题。
技术实现思路
为了解决上述以往的问题，本专利技术的目的在于能够在叠层半导体装置中很容易地进行包含连接端子的检查，实现可靠性较高的叠层半导体装置。为了达到上述目的，本专利技术的结构是使将叠层半导体装置的下层模块与上层模块连接在一起的上层模块连接端子，在保持在下层模块的半导体芯片的端子、和把下层模块与外部衬底连接在一起的端子之间电连接。具体地说，本专利技术所涉及的半导体装置的下层模块，包括第一半导体芯片，具有多个第一芯片端子；以及第一衬底，具有平面尺寸大于第一半导体芯片的平面尺寸的第一芯片保持面，将第一半导体芯片保持在第一芯片保持面上。其特征在于，上述第一衬底，具有多个第一芯片连接端子，设置在第一芯片保持面上，与各第一芯片端子电连接；多个上层模块连接端子，设置在第一芯片保持面上的第一半导体芯片的保持区域的外侧部分上，且能够与具备了第二半导体芯片的上层模块电连接；以及多个外部衬底连接端子，分别设置在与第一芯片保持面相反一侧的面上。各第一芯片连接端子，分别与外部衬底连接端子电连接。各上层模块连接端子，分别在第一芯片连接端子、和对应的外部衬底连接端子之间电连接。根据本专利技术的叠层半导体装置的下层模块，由于各第一芯片连接端子分别与外部衬底连接端子电连接，各上层模块连接端子分别在第一芯片连接端子和对应的外部衬底连接端子之间电连接，因此能够使用外部衬底连接端子，在检查第一半导体芯片的性能时，同时进行上层模块连接端子的检查。因而，不必为了进行上层模块连接端子的导通检查，而让探针接触到上层模块连接端子上，因此能够防止探针对上层模块连接端子带来的损伤。其结果是能够抑制产生连接不良的现象，实现可靠性较高的叠层半导体装置。并且，由于能够在进行第一半导体芯片的性能检查的同时，进行上层模块连接端子的检查，因此能够缩短检查时间，还能够使检查装置简单化。在本专利技术的叠层半导体装置的下层模块中，最好在各外部衬底连接端子设置有能够与外部衬底连接的突起电极。在本专利技术的叠层半导体装置的下层模块中，最好多个上层模块连接端子的至少一部分设置在上层模块上且能够与电连接在第二半导体芯片的多个下层模块连接端子的任意一个电连接。在本专利技术的叠层半导体装置的下层模块中，最好上层模块连接端子的数目大于或等于设置在上层模块中的下层模块连接端子的数目。通过采用这样的结构，能够使下层模块连接端子的数目与不同的多种类上层模块相对应。在本专利技术的叠层半导体装置的下层模块中，最好多个下层模块连接端子中的至少一个下层模块连接端子是需要高速信号传达的高速信号处理端子。多个上层模块连接端子中的与高速信号处理端子电连接的上层模块连接端子，通过设置在芯片保持面上的表面布线与第一芯片连接端子电连接，同时，通过贯穿第一衬底的贯穿导体与外部衬底连接端子电连接。通过采用这样的结构，能够以最短距离使第一芯片连接端子、上层模块连接端子和外部衬底连接端子电连接。因此，能够降低第一衬底的传送线路的阻抗。其结果是，例如，当将半导体存储器使用在上层模块中时，能够用一样的时间安排(timing)对来自地址端子和数据端子的信号进行高速信号处理，能够实现可进行高速动作的叠层型半导体模块。在本专利技术的叠层半导体装置的下层模块中，最好第一芯片连接端子和上层模块连接端子，通过让设置在第一芯片保持面上的表面布线、及埋入到第1衬底中的埋入布线的至少之一介于中间而相互电连接。上层模块连接端子和外部衬底连接端子，通过让贯穿第一衬底的贯穿导体或不贯穿第1衬底而形成的多个非贯穿导体介于中间而相互电连接。在本专利技术的叠层半导体装置的下层模块中，最好上层模块连接端子中的至少一个上层模块连接端子，通过让埋入第一衬底的埋入布线、及将埋入布线和上层模块连接端子电连接的非贯穿导体介于中间而与第一芯片端子电连接，并且，通过让贯穿第一衬底的贯穿导体介于中间而与外部衬底连接端子电连接。非贯穿导体及贯穿导体设置在上层模块连接端子的下侧。通过采用这样的结构，使设置在第一芯片安装面的布线仅成为需要设置在第一连接端子附近的最小限度的布线。并且，由于能够有效地利用上层模块连接端子下侧的区域，因此能够增加第一衬底的第一芯片保持面的布线图案的设计自由度，提高半导体装置的可靠性。此时，最好非贯穿导体及贯穿导体，分别与上层模块连接端子的下表面本文档来自技高网...

【技术保护点】
一种叠层半导体装置的下层模块，包括：第一半导体芯片，具有多个第一芯片端子，以及第一衬底，具有平面尺寸大于上述第一半导体芯片的平面尺寸的第一芯片保持面，将上述第一半导体芯片保持在上述第一芯片保持面上，其特征在于：上述第一衬底，具有：多个第一芯片连接端子，设置在上述第一芯片保持面上，与上述各第一芯片端子电连接，多个上层模块连接端子，设置在上述第一芯片保持面上的上述第一半导体芯片的保持区域的外侧部分上，且能够与具备了第二半导体芯片的上层模块电连接，以及多个外部衬底连接端子，设置在与上述第一芯片保持面相反一侧的面上；上述各第一芯片连接端子，分别与上述外部衬底连接端子电连接；上述各上层模块连接端子，分别在上述第一芯片连接端子、和对应的上述外部衬底连接端子之间电连接。

【技术特征摘要】
JP 2005-10-27 2005-3123321.一种叠层半导体装置的下层模块，包括第一半导体芯片，具有多个第一芯片端子，以及第一衬底，具有平面尺寸大于上述第一半导体芯片的平面尺寸的第一芯片保持面，将上述第一半导体芯片保持在上述第一芯片保持面上，其特征在于上述第一衬底，具有多个第一芯片连接端子，设置在上述第一芯片保持面上，与上述各第一芯片端子电连接，多个上层模块连接端子，设置在上述第一芯片保持面上的上述第一半导体芯片的保持区域的外侧部分上，且能够与具备了第二半导体芯片的上层模块电连接，以及多个外部衬底连接端子，设置在与上述第一芯片保持面相反一侧的面上；上述各第一芯片连接端子，分别与上述外部衬底连接端子电连接；上述各上层模块连接端子，分别在上述第一芯片连接端子、和对应的上述外部衬底连接端子之间电连接。2.根据权利要求1所述的叠层半导体装置的下层模块，其特征在于在上述各外部衬底连接端子设置有能够与外部衬底连接的突起电极。3.根据权利要求1所述的叠层半导体装置的下层模块，其特征在于上述多个上层模块连接端子的至少一部分设置在上述上层模块上且能够与电连接在上述第二半导体芯片的多个下层模块连接端子的任意一个电连接。4.根据权利要求3所述的叠层半导体装置的下层模块，其特征在于上述上层模块连接端子的数目，大于或等于上述下层模块连接端子的数目。5.根据权利要求3所述的叠层半导体装置的下层模块，其特征在于上述多个下层模块连接端子中的至少一个下层模块连接端子是需要高速信号传达的高速信号处理端子；上述多个上层模块连接端子中的与上述高速信号处理端子电连接的上层模块连接端子，通过设置在上述芯片保持面上的表面布线与上述第一芯片连接端子电连接，同时，通过贯穿上述第一衬底的贯穿导体与上述外部衬底连接端子电连接。6.根据权利要求1所述的叠层半导体装置的下层模块，其特征在于上述第一芯片连接端子和上述上层模块连接端子，通过让设置在上述第一芯片保持面上的表面布线、及埋入到上述第1衬底中的埋入布线的至少一方介于中间而相互电连接；上述上层模块连接端子和上述外部衬底连接端子，通过让贯穿上述第一衬底的贯穿导体或不贯穿上述第1衬底而形成的多个非贯穿导体介于中间而相互电连接。7.根据权利要求1所述的叠层半导体装置的下层模块，其特征在于上述上层模块连接端子中的至少一个上层模块连接端子，通过让埋入上述第一衬底的埋入布线、及将上述埋入布线和上述上层模块连接端子电连接的非贯穿导体介于中间而与上述第一芯片端子电连接，并且，通过让贯穿上述第一衬底的贯穿导体介于中间而与上述外部衬底连接端子电连接；上述非贯穿导体及上述贯穿导体，设置在上述外部衬底连接端子的下侧。8.根据权利要求7所述的叠层半导体装置的下层模块，其特征在于上述非贯穿导体及上述贯穿导体，分别与上述上层模块连接端子的下表面中的、在平面上距离最远的两个区域的不同侧接触在一起。9.根据权利要求1到8的任意一项所述的叠层半导体装置的下层模块，其特征在于上述第一半导体芯片，是通过倒装片接合方式、引线接合方式或胶带自动接合方式保持在上述第一衬底上的。10.根据权利要求1到8的任意一项所述的叠层半导体装置的下层模块，其特征在于多个上述第一半导体芯片被保持在上述第一芯片保持面上。11.根据权利要求10所述的叠层半导体装置的下层模块，其特征在于上述多个第一半导体芯片，作为叠层芯片保持在上述第一芯片保持面上，该叠层芯...

【专利技术属性】
技术研发人员：川端毅，伊藤史人，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[]