具有垂直U形晶体管的DRAM单元制造技术

本发明专利技术包含具有Ｕ形晶体管（２４０６）的半导体结构（１００），所述Ｕ形晶体管（２４０６）通过蚀刻半导体衬底（１１０）形成。在一个实施方案中，将所述晶体管的源极／漏极区设置在由衬底（１１０）中相交的沟槽限定的支柱对的顶部上。一根支柱通过在环绕的沟槽上方延伸的槽脊（２４０７）连接到所述对中的另一根支柱上。所述槽脊和所述支柱的下部限定在Ｕ形结构的相反侧的Ｕ形沟道，面向在这些相反侧的沟槽中的栅极结构，形成两面环绕的晶体管。任选地，还使用栅极电极材料填充在一对支柱之间的空间以限定三面环绕的栅极晶体管。每一对源极／漏极区中的一个延伸至位线（２９１４），并且另一个延伸至存储器存储器件，如电容器（２９１０）。本发明专利技术还包括形成半导体结构的方法。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的引用本申请涉及2004年5月26日提交的美国申请号10/855,429，其题目为Semiconductor Structures、Memory Device Constructions，and Methods forForming Semiconductor Structures。 专利技术
技术介绍
领域本专利技术涉及半导体结构、存储器件构造和用于形成半导体结构的方法。
技术介绍
集成电路设计者常常需要通过减小单个元件的尺寸，并且通过减小相邻元件之间的间距，增加在集成电路中的元件的集成度或密度。普通的集成电路元件的一个实例是在许多器件如存储电路、处理器等中都能找到的晶体管。典型的集成电路晶体管包含在衬底的表面形成的源极、漏极和栅极。较普通的半导体器件是存储器件，其中动态随机存取存储器(DRAM)单元是示例性存储器件。DRAM单元包含晶体管和存储器存储结构，其中典型的存储器存储结构是电容器。半导体器件的现代应用可以使用大量的DRAM单位单元。因此，需要研究用于制造半导体器件的新方法。还需要研制可以在半导体应用如DRAM结构中使用的新的半导体器件构造。专利技术概述在一个实施方案中，本专利技术包括形成半导体结构的方法。在半导体衬底，如硅晶片或体硅的一部分中蚀刻出具有水平部分和垂直部分的网格。在另一个实施方案中，在形成网格之前，在半导体衬底上生长出外延层。将网格蚀刻到半导体衬底中形成通过网格的部分相互间隔的硅的重复区域。所述重复区域形成硅支柱阵列，所述硅支柱阵列具有沿着第一轴的第一间距和沿着第二轴的第二间距。第二轴与第一轴基本垂直。第二间距约等于第一间距的2倍。多对硅支柱形成U形晶体管。将水平网格部分的第一部分蚀刻至第一深度，并且将水平网格部分的第二部分蚀刻至第二深度。第一深度小于第二深度。具有第一深度的水平网格部分与具有第二深度的水平网格部分交替。在一个实施方案中，用第一材料填充水平网格部分的第一部分，并且用第二材料填充水平网格部分的第二部分。U形晶体管中的每一根支柱与所述U形晶体管中的另一根支柱通过第一材料隔开，并且一个U形晶体管与另一个U形晶体管通过第二材料隔开。优选地，第一材料和第二材料是含氧化物材料。在另一个实施方案中，第一材料是含氮化物材料，并且第二材料是含氧化物材料。将垂直网格部分蚀刻至第三深度。优选地，第三深度大于第一深度并且小于第二深度。在一个实施方案中，用形成DRAM晶体管的栅极的绝缘体和导体填充垂直网格部分。在一个实施方案中，本专利技术包括半导体结构。所述结构包含半导体衬底和在所述半导体衬底中形成的栅极线网格。所述网格限定通过该网格的部分相互间隔的非栅极线区域的阵列。所述阵列具有沿着第一轴的第一间距和沿着与第一轴基本垂直的第二轴的第二间距。第二间距约等于第一间距的两倍。所述非栅极线区域包含垂直延伸的源极/漏极区。在另一个实施方案中，本专利技术包括存储器件构造。所述构造包含半导体衬底和蚀刻到所述半导体衬底中的栅极线。所述构造还包含第一垂直延伸的源极/漏极区和第二垂直延伸的源极/漏极区，两个区域均由衬底形成并且至少部分被栅极线环绕。源极/漏极区通过栅极线门控式(gatedly)相互连接。存储器存储器件电连接到第一源极/漏极区上。位线电连接到第二源极/漏极区上。在本专利技术的一个方面中，用于形成集成电路用晶体管的方法包括蚀刻半导体衬底以形成U形硅支柱对和环绕所述U形硅支柱对的蚀刻区域，其中所述硅支柱对包含第一支柱和第二支柱。所述方法还包括在第一支柱中形成第一源极/漏极区和在第二支柱中形成第二源极/漏极区。所述方法还包括在蚀刻区域的至少一部分中形成栅极线，其中所述栅极线至少部分环绕第一支柱和第二支柱，并且其中第一源极/漏极区、第二源极/漏极区和栅极线的至少一部分形成U形晶体管。在另一个方面中，用于形成半导体器件的方法包括将第一组沟槽在半导体衬底中蚀刻至第一深度。所述方法还包括将第二组沟槽在半导体衬底中蚀刻至第二深度，其中第一组沟槽与第二组沟槽基本平行，并且其中在半导体衬底中第一组沟槽与第二组沟槽相互交替间隔。所述方法还包括将第三组沟槽在半导体衬底中蚀刻至第三深度，其中第三组沟槽与第一组沟槽和第二组沟槽基本垂直。第一、第二和第三组沟槽限定垂直延伸的支柱的阵列，其中所述垂直延伸的支柱的阵列包含垂直的源极/漏极区。在第三组沟槽的至少一部分中形成栅极线，在此所述栅极线和所述垂直的源极/漏极区形成多个晶体管，其中多对源极/漏极区通过晶体管沟道相互连接。在另一个方面中，用于形成存储器阵列的方法包括将器件掩模施用到半导体衬底上，以在所述半导体衬底上形成交替的第一线和第一间隙的第一图案。所述方法还包括加工所述半导体衬底以形成第一组沟槽，其中在所述半导体衬底中，在由第一间隙限定的区域的至少一部分内形成第一组沟槽。所述方法还包括在形成第一组沟槽之后，将外围掩模施用到半导体器件上，其中所述外围掩模保护邻近阵列区域的外围。所述方法还包括加工所述半导体衬底以形成与第一组沟槽基本平行的第二组沟槽，其中在所述半导体衬底中，在所述阵列区域的至少一部分内形成第二组沟槽。所述方法还包括在形成第二组沟槽之后，将字线掩模施用到所述半导体器件上，以在所述半导体衬底上形成交替的第二线和第二间隙的第二图案，其中第二线和第二间隙与第一线和第一间隙的路径相交；和加工所述半导体衬底以形成第三组沟槽，其中在所述半导体衬底中，在由第二间隙限定的区域的至少一部分内形成第三组沟槽，并且在被保护的外围中不形成第三组沟槽。在另一个方面中，用于在半导体结构中形成多个U形晶体管的方法包括通过多条第一沟槽将每一个U形晶体管的第一支柱与第二支柱隔开，和通过多条第二沟槽将每一个U形晶体管与相邻的U形晶体管隔开，第二沟槽比第一沟槽向半导体衬底中延伸得更深。在另一个方面中，集成电路包含半导体衬底和在所述半导体衬底中形成的第一和第二U形晶体管。第一U形晶体管与第二U形晶体管由第一沟槽隔开，第一沟槽比第一和第二U形晶体管向所述半导体衬底中延伸得更深。所述半导体结构还包含将第一和第二U形晶体管与第三和第四U形晶体管隔开的第二沟槽，其中第二沟槽延伸到所述半导体衬底中并且比第一沟槽更浅。在另一个方面中，存储单元包含半导体衬底和在所述半导体衬底中形成的U形晶体管。U形晶体管包含第一支柱和第二支柱，其中第一支柱与第二支柱通过延伸到所述半导体衬底中的沟槽隔开。所述半导体结构还包含连接到第一支柱上的存储器存储器件和连接到第二支柱上的位线。在另一个方面中，半导体结构包含多列突部。每个突部包含源极、漏极和沟道。所述半导体结构还包含将所述列相互隔开的多道字线间隙。所述结构还包含在所述字线间隙的一部分内形成的多条栅极线。所述栅极线的每一条至少部分环绕所述列之一。在另一个方面中，电子器件包含至少一个U形半导体结构，所述U形半导体结构具有通过端壁连接的在相反侧上的第一U形表面和第二U形表面。第一U形表面与第二U形表面基本平行。所述U形半导体结构包含第一源极/漏极区和第二源极/漏极区。所述电子器件还包含沿着第一U形表面形成的第一沟道和沿着第二U形表面形成的第二沟道。所述电子器件还包含面向两个U形表面的栅极线和直接邻近每一个端壁的场隔离元件。在另一个方面中，形成存储单元的方法包括蚀刻半导体衬底以形成至少一个具本文档来自技高网...

【技术保护点】
一种用于形成集成电路用晶体管的方法，所述方法包括：蚀刻半导体衬底以形成Ｕ形硅支柱对和环绕所述Ｕ形硅支柱对的蚀刻区域，其中所述硅支柱对包含第一支柱和第二支柱；在第一支柱中形成第一源极／漏极区；在第二支柱中形成第二源极／ 漏极区；和在所述蚀刻区域的至少一部分中形成栅极线，其中所述栅极线至少部分环绕第一支柱和第二支柱，其中第一源极／漏极区、第二源极／漏极区和所述栅极线的至少一部分形成Ｕ形晶体管。

【技术特征摘要】
【国外来华专利技术】US 2004-9-1 10/933,0621.一种用于形成集成电路用晶体管的方法，所述方法包括蚀刻半导体衬底以形成U形硅支柱对和环绕所述U形硅支柱对的蚀刻区域，其中所述硅支柱对包含第一支柱和第二支柱；在第一支柱中形成第一源极/漏极区；在第二支柱中形成第二源极/漏极区；和在所述蚀刻区域的至少一部分中形成栅极线，其中所述栅极线至少部分环绕第一支柱和第二支柱，其中第一源极/漏极区、第二源极/漏极区和所述栅极线的至少一部分形成U形晶体管。2.权利要求1所述的方法，所述方法还包括在所述蚀刻区域的至少一部分中的所述U形硅支柱对上形成电介质层，其中所述电介质层至少部分环绕第一支柱和第二支柱。3.权利要求1所述的方法，所述方法还包括在所述栅极线上形成金属层，和在所述金属层上进行自对准多晶硅化处理。4.权利要求1所述的方法，所述方法还包括使用含氧化物材料填充所述蚀刻区域的至少一部分。5.一种用于形成半导体器件的方法，所述方法包括将第一组沟槽蚀刻到半导体衬底中至第一深度；将第二组沟槽蚀刻到所述半导体衬底中至第二深度，其中第一组沟槽与第二组沟槽基本平行，并且其中在所述半导体衬底中第一组沟槽与第二组沟槽相互交替隔开；将第三组沟槽蚀刻到所述半导体衬底中至第三深度，其中第三组沟槽与第一组沟槽和第二组沟槽基本垂直；其中第一、第二和第三组沟槽限定垂直延伸的支柱的阵列，其中所述垂直延伸的支柱的阵列包含垂直的源极/漏极区；和在第三组沟槽的至少一部分中形成栅极线，其中所述栅极线和所述垂直的源极/漏极区形成其中多对所述源极/漏极区通过晶体管沟道相互连接的多个晶体管。6.权利要求5所述的方法，其中第三深度大于第一深度且小于第二深度。7.权利要求5所述的方法，所述方法还包括使用含氧化物材料填充第一组沟槽的至少一部分。8.权利要求5所述的方法，所述方法还包括使用导电栅极材料填充第一组沟槽的至少一部分。9.权利要求5所述的方法，所述方法还包括使用含氧化物材料填充第二组沟槽的至少一部分。10.权利要求5所述的方法，其中所述栅极线包含栅极电极层和金属层。11.权利要求10所述的方法，其中所述金属层包含金属硅化物。12.权利要求5所述的方法，其中每一个晶体管包含电连接到位线上的第一源极/漏极区和电连接到存储器存储器件上的第二源极/漏极区。13.权利要求5所述的方法，其中在蚀刻第三组沟槽之前，蚀刻第一组沟槽和第二组沟槽。14.一种用于形成存储器阵列的方法，所述方法包括将器件掩模施用到半导体衬底上以在所述半导体衬底上形成交替的第一线和第一间隙的第一图案；加工所述半导体衬底以形成第一组沟槽，其中在所述半导体衬底中，在由第一间隙限定的区域的至少一部分内形成第一组沟槽；在形成第一组沟槽之后，将外围掩模施用到半导体器件上，其中所述外围掩模保护邻近阵列区域的外围；加工所述半导体衬底以形成与第一组沟槽基本平行的第二组沟槽，其中在所述半导体衬底中，在所述阵列区域的至少一部分内形成第二组沟槽；在形成第二组沟槽之后，将字线掩模施用到所述半导体器件上以在所述半导体衬底上形成交替的第二线和第二间隙的第二图案，其中第二线和第二间隙与第一线和第一间隙的路径相交；和加工所述半导体衬底以形成第三组沟槽，其中在所述半导体衬底中，在由第二间隙限定的区域的至少一部分内形成第三组沟槽，并且不在所述被保护的外围中形成第三组沟槽。15.权利要求14所述的方法，所述方法还包括在施用第一掩模之前，在所述半导体衬底上形成外延硅层。16.权利要求14所述的方法，所述方法还包括在所述半导体衬底中，在由第二线限定的区域的至少一部分内形成支柱阵列。17.权利要求16所述的方法，其中所述支柱包含垂直源极/漏极区。18.权利要求14所述的方法，所述方法还包括在第三组沟槽的至少一部分内形成栅极线。19.权利要求18所述的方法，其中多对支柱形成U形晶体管，其中在一对支柱中的每一根支柱由第一组沟槽中的一条沟槽隔开，并且其中每一个U形晶体管与邻近的U形晶体管由第二组沟槽中的一条沟槽隔开。20.权利要求19所述的方法，其中每一个晶体管包含在所述一对支柱的顶部的第一源极/漏极区和第二源极/漏极区。21.权利要求20所述的方法，所述方法还包括将位线电连接到第一源极/漏极区上；和将存储器存储器件电连接到第二源极/漏极区上。22.权利要求19所述的方法，其中被所述栅极线环绕的一列U形晶体管形成字线，所述栅极线在所述列的任一侧的第三组沟槽中的沟槽内。23.权利要求21所述的方法，其中所述存储器存储器件是电容器。24.一种用于在半导体结构中形成多个U形晶体管的方法，所述方法包括通过多条第一沟槽将每一个U形晶体管的第一支柱和第二支柱隔开；和通过多条第二沟槽将每一个U形晶体管与邻近的U形晶体管隔开，与第一沟槽相比，第二沟槽向半导体衬底中延伸得更深。25.权利要求24所述的方法，所述方法还包括使用第一绝缘材料填充第一沟槽。26.权利要求25所述的方法，所述方法还包括使用第二绝缘材料填充第二沟槽。27.权利要求24所述的方法，所述方法还包括在隔开之前，在所述半导体结构上形成外延硅层。28.权利要求24所述的方法，所述方法还包括通过多条第三沟槽隔开多列U形晶体管，与第一沟槽相比，第三沟槽向所述半导体衬底中延伸得更深。29.一种集成电路，其包含半导体衬底；在所述半导体衬底中形成的第一和第二U形晶体管，第一U形晶体管和第二U形晶体管由第一沟...

【专利技术属性】
技术研发人员：维尔纳云林，
申请(专利权)人：微米技术有限公司，
类型：发明
国别省市：US[美国]