高密度沟槽金属氧化物半导体场效应晶体管(MOSFET)中的栅极接触与导路制造技术

一个沟槽金属氧化物半导体场效应晶体管（ＭＯＳＦＥＴ）单元，它包含一个被一源区域围绕的沟槽栅极，而此源区域被安置在衬底底部表面上的漏极区域之上的基体区域包围着。该ＭＯＳＦＥＴ单元还包含一个埋设的沟槽多晶硅栅极导路，它电接触到该沟槽ＭＯＳＦＥＴ的沟槽栅极。用作栅极导路的该埋设沟槽多晶硅栅极导路，以增加栅极传输面积并增加到栅极接触金属的接触面积以降低栅极电阻。

【技术实现步骤摘要】

本专利技术一般所涉及到的是功率半导体器件的单元构造，器件结构与制作过程。 更细地说，本专利技术所述乃是关于一个新的改进的单元构造，器件结构以及对于制作 一个具有改进的源金属接触的沟槽半导体功率器件的改进的工艺方法。
技术介绍
通常的为高密度沟槽M0SFET器件构成栅极接触与栅极导路的技术，面对着一 个不良的金属阶状覆盖的技术难题，在单元的间距縮小时，这将导致不可靠的电接 触和高的栅极电阻。当金属氧化物半导体场效应晶体管(M0SFET)单元密度增大到 每平方英寸2亿个单元(200百万/平方英寸)以上且其单元间距减小到1. 8微米 或甚至更小的线度时，这种技术上的困难尤为显著。当沟槽的宽度减小到0.4微米 以下时，由于沟槽面积内掺杂的多晶硅较少，弓l起高的栅极电阻。这些不良的接触 和高的栅极电阻对器件的性能造成负面的影响，并且产品的信赖性也降低了。图1A与图1B是一常规的MOSFET器件10的俯视图和侧向横截面视图，该器件 构成于一个N+半导体衬底15之中；而此衬底15具有一个第一种导电类型的漏极 区，例如， 一个在底部表面上形成的N+衬底。该沟槽MOSFET单元形成在第一种导 电类型的外延层20的上面，例如，是在具有比衬底的杂质浓度还低的N-外延层的 上面。 一个第二种导电类型的基体区域25，例如一个P-基体区域25，形成在外延 层20之中，而该基体区域25包含一个第一种导电类型的源区域30，如N+源区域 30。每一个MOSFET单元还进而包括一个安置在一个沟槽内的多晶硅栅极，该沟槽 则由栅极氧化物层40与其周围的外延层20相绝缘。 一个NSG与BPSG层45把该 MOSFET从上部加以绝缘，该NSG与BPSG层45还具有一个栅极金属开口 ，以使栅极 接触金属层50可以接触该沟槽栅极35，并且还有一个源-基体接触开口，以使源 金属55可以接触源区域30。按照由专利5，763，915与6,838，722所作的披露，栅 极金属50进而能接触一个宽沟槽多晶硅栅极接触60。但是，如图1A所示，当该 栅极金属沉积到该栅极金属接触开口之中时，在金属层50内会形成一个金属空隙， 这将造成对栅极的不良接触并导致产生一个高的接通电而且，由于接触开口的形成具有分阶状的角落以及角落附近的金属涂层不是良好的 涂层，该栅极金属接触的形成就具有不良的阶状涂层。如图1B中器件10的俯视图所示，栅极金属50安置在源极焊盘55之间，并且栅极金属50被安排得接触位于 右下角上的栅极焊盘70形成栅极导路，以得到低的栅极电阻。以直径不大于2mil 的邦钉金线75与80把源极焊盘55与栅极焊盘70连接到接线框90上。图1C是一个连接到接线框架90的MOSFET单元10，，通过邦钉铝线70，连 接各个源极焊盘，铝线80'连接栅极焊盘70。如图1C中所示，由于源极焊盘占据 了大部分上部表面积，且栅极导路50安置得恰好与在邦钉过程中很容易带有直径 大于10 mil铝线的源极焊盘55相邻接，而在95处发生栅极-源极的短路。关于 图1D，这是一个防止如图1C所示的源一栅极短路的器件结构10。栅极导路被消 除了。不过，这样的结构具有的问题是，在活动的面积内没有栅极导路将使得栅极 电阻增大。因此，在半导体器件中的制造工艺中，特别是对于沟槽功率MOSFET的设计和 制作，仍然需要提供一种新的单元构造，器件结构和制作方法，以能解决这些困难 与设计局限性。尤其是，需要在保持低的栅极电阻的同时，要求能克服栅极接触金 属不良的阶状涂层的难题，特别是对于具有大的纵横比值的栅极接触开口的情形更 是如此，并且晶体管单元的尺寸应充分地减小以增大沟槽半导体单元的密度。
技术实现思路
所以，本专利技术的一个目的，就是要提供新的和改进的方法来构成一个可靠的栅 极接触金属层，同时还能保持低的栅极电阻并能防止栅极一源极短路，这样，以上 讨论的技术困难便可获得解决。具体地说，本专利技术的一个目的就是要提供一新的并改进了的单元结构和制作方 法，以利用氧化物刻蚀继之以硅刻蚀开一个栅极导路沟槽和一个源-基体接触沟槽 来形成一个埋设的沟槽多晶硅栅极导路和形成一个源极-基体金属接触。然后该源 -基体接触沟槽和栅极导路接触沟槽用化学蒸汽沉积方法填充一个金属塞，以保证 实现可靠的源极基体接触以及到沟槽多晶硅栅极的栅极导路接触。本专利技术的另一个方面，是要以一个源体沟槽接触和栅极导路沟槽接触形成的埋 设沟槽多晶硅栅极导路来减低源体接触电阻和栅极电阻，该栅极导路沟槽接触进一 步由一个与顶部厚金属具有较大接触面积的薄的低电阻层所覆盖。该薄的低电阻层 形成一个从源体接触沟槽的上部开口和该栅极导路接触沟槽至源体接触金属塞和 栅极导路沟槽接触的良好接触。本专利技术的另一个方面是进一步减少栅极电阻；在安置于一个沟槽多晶硅栅极导 路顶部的一个沟槽栅极接触塞上面的源极金属层内形成一个开口。该沟槽栅极接触 塞被形成为Ti/TiN/W塞，作为栅极导路以接触该埋设多晶硅沟槽，用以降低栅极 电阻，它位于源极金属开口区域之中。简单的说，在一个被推荐的方案中，本专利技术披露了一个沟槽金属氧化物半导体 场效应晶体管(M0SFET)器件，它包含一个由一源区域包围的沟槽栅极，而该源区 域则被包含于安置在衬底底部表面上的漏极区域之上的基体区域之中。该M0SFET 器件还包含一个电连接到埋在一个绝缘层下面的沟槽栅极的埋设沟槽多晶硅栅极 导路，作为栅极导路通过一个栅极接触塞连接到一栅极金属焊盘，上述栅极接触塞 被安置于穿过一绝缘层开的栅极接触沟槽内部。在一个被推荐的方案中，该埋设沟 槽多晶硅栅极导路的宽度较该沟槽栅极宽。在一个被推荐的方案中，该埋设的沟槽 多晶硅栅极导路的一部分实际上与该沟槽栅极一样宽。在一个被推荐的方案中，该 在绝缘层内开的栅极接触沟槽进而延伸进一个安置于该埋设沟槽多晶硅栅极导路 内的掺杂多晶硅内部，此处该栅极接触沟槽还填充以一个栅极接触金属塞。在一个 被推荐的方案中，该接触金属塞进而包含一个包围着一个作为栅极接触金属塞的钨 芯的Ti/TiN阻挡层。在一个被推荐的方案中，该MOSFET器件还包含一个低电阻导 电层，它覆盖着该栅极接触金属塞上表面，以减小栅极电阻。在一个推荐的方案中， 该MOSFET器件还包含一个覆盖该MOSFET的顶部表面的源极金属，此处，该源极金 属还有一个安置于一活动区域栅极接触塞的区域内的源极金属开口，而该栅极接触 塞是填充于一个穿过该绝缘层开的栅极接触沟槽内的。在一个推荐的方案全中，该 MOSFET器件还包含一个穿过绝缘层开的进入到源区和体区域内的并且用源-体接触 金属塞填充的源体接触沟槽。在一个推荐的方案中，该源体接触金属塞还包含一个 Ti/TiN阻挡层，它围绕着一个作为源体接触金属的钨芯。在一个被推荐的方案中， 该MOSFET器件还包含一个薄的电阻减小导电层，它安置在覆盖着绝缘层的上表面 并接触栅极接触金属塞和源体接触塞，以此使该电阻减小导电层具有较栅极接触金 属塞和源极接触金属塞的顶部面积大的面积，以减小栅极电阻和源体电阻。在一个 推荐的方案中，该填充在栅极接触沟槽和源体接触沟槽内的栅极和源体接触金属塞 包含一个实际上是圆柱形的塞子。在一个推荐的方案中，该MOSFET器件还包含一 个N-沟道MOSFET器件。在本文档来自技高网...

【技术保护点】
一个沟槽式金属氧化物半导体场效应晶体管（ＭＯＳＦＥＴ）器件包含一个由一源区域围绕的沟槽栅极，而此源区域则被包含在安置于衬底底部表面上的漏极区域上面的基体区域之内，其中所述的ＭＯＳＦＥＴ单元还包含：　　　　一个埋设沟槽多晶硅栅极导路电接触于上述的埋设在一绝缘层之下的沟槽栅极作为栅极导路，通过一栅极接触塞连接于栅极金属焊盘，该栅极金属塞则安置于穿过上述的绝缘层开出的栅极接触沟槽之中。

【技术特征摘要】
1.一个沟槽式金属氧化物半导体场效应晶体管(MOSFET)器件包含一个由一源区域围绕的沟槽栅极，而此源区域则被包含在安置于衬底底部表面上的漏极区域上面的基体区域之内，其中所述的MOSFET单元还包含一个埋设沟槽多晶硅栅极导路电接触于上述的埋设在一绝缘层之下的沟槽栅极作为栅极导路，通过一栅极接触塞连接于栅极金属焊盘，该栅极金属塞则安置于穿过上述的绝缘层开出的栅极接触沟槽之中。2. 在权利要求1的M0SFET器件之中上述埋设的沟槽多晶硅栅极导路具有较上述沟槽栅极更大的宽度。3. 在权利要求1的M0SFET器件之中上述埋设的沟槽多晶硅栅极导路的一部分具有实际上与上述沟槽栅极相同的 宽度。4. 在权利要求1的M0SFET器件之中在上述的绝缘层中开出的上述栅极接触沟槽还延伸到安置于上述埋设的沟槽 多晶硅栅极导路内的掺杂多晶硅之中，所述的栅极接触沟槽还填充以栅极接触金属塞。5. 在权利要求4的M0SFET器件之中该接触金属塞还包含一个围绕着作为栅极接触金属塞的钩芯的Ti/TiN阻挡层。6. 权利要求4的M0SFET器件还包含一个覆盖在所述接触金属塞顶部表面的低阻导电层以进而减小栅极电阻。7. 权利要求1的MOSFET器件还包含一个覆盖着所述M0SFET上部表面的源金属，此处所述的源金属还具有一个源 金属幵口，它安置在活动区域的范围内，栅极接触塞填充于穿过所述绝缘层开出的 所述栅极接触沟槽之中。8. 权利要求1的M0SFET器件还包含一个在所述的源极和基极区域内通过所述的绝缘层开出的源基体接触沟槽，并 填充以一个源基体接触金属塞。9. 在权利要求8的M0SFET器件之中该源基体接触金属塞还包含一个围绕着作为源基体接触金属的钨芯的Ti/TiN 阻挡层。10. 权利要求5的M0SFET器件还包含 一个安置在顶部表面的薄的电阻减小导电层覆盖于所述的绝缘层并接触于所 述的栅极接触金属塞与源基体接触金属塞，由此使得所述的电阻减小导电层具有较 所述的栅极接触金属塞与源基体接触塞的顶部表面更大的面积以减小所述的栅极 电阻与源一基体电阻。11. 在权利要求8的MOSFET器件之中填充于所述的栅极接触沟槽与所述的源一基体接触沟槽之内的所述栅极接触 金属塞和所述的源一基体接触金属塞包含一个实际为圆柱形的塞。12. 在权利要求1的MOSFET器件之中上述的MOSFET器件还包含一个N—沟道MOSFET器件。13. 在权利要求1的MOSFET器件之中上述的MOSFET器件还包含一个P—沟道MOSFET器件。14. 在权利要求8的MOSFET器件之中该源基体接触沟槽与所述的栅极接触沟槽还包含一氧化物沟槽，它是由穿过覆 盖于所述MOSFET器件上部表面的氧化物层的氧化物刻蚀形成的。15. 在权利要求8的MOSFET器件之中该源基体接触沟槽与所述的栅极接触沟槽还包含一硅沟槽，它是在一个氧化物 刻蚀之后用硅刻蚀形成的，以把所述的源一基体接触沟槽延伸到硅衬体之内，并把 所述的栅接触沟槽延伸到埋设的沟槽多晶硅栅极导路。16. 在权利要求8的MOSFET器件之中该源基体接触沟槽与所述的栅极接触沟槽还包含用干的氧化物与硅刻蚀开出 的沟槽，以此使所述源基体接触沟槽与所述栅极接触沟槽的临界尺寸(CD)得到较 好的控制。17. 在权利...

【专利技术属性】
技术研发人员：谢福渊，
申请(专利权)人：谢福渊，
类型：发明
国别省市：71[]