一种半导体器件及其设计方法，所述半导体器件包括第一布线和第二布线以及多个通孔，所述设计方法包括：确定与通孔列数目的变化相对应的所述半导体器件的第一寿命变化率；确定与通孔行数目的变化相对应的所述半导体器件的第二寿命变化率；根据基于所述第一寿命变化率和所述第二寿命变化率的比率，减小所述通孔列数目；以及将所述通孔行数目至少增加１。
【技术实现步骤摘要】
本专利技术大体涉及半导体器件的设计。更具体地，本专利技术涉及一种半导体器件中布线的设计，其中所述半导体器件具有包括通孔(via)连接的多层布 线结构。
技术介绍
当高密度电流流经具有多层布线结构的半导体器件中所包含的精细布 线时，电子的移动干扰了构成布线的原子(例如铜原子或铝原子)的排列， 从而导致金属原子的扩散或迁移。这种现象被称为电迁移(EM)。电迁移 使布线中形成孔隙(void)，导致电流密度和温度的进一步增加。结果，加 速了孔隙的形成，从而最终导致布线的断开。因此，己经考虑通孔数目的增加与流经布线的电流量的增大成比例。更 具体地，为了抑制电迁移现象，负载有大量电流的宽布线或厚布线的互连被 设计为具有许多通孔，从而降低通过每个通孔的电流量。例如，如图1A和图1B所示，单连接通孔用于连接彼此平行或垂直的窄 布线M1L和M3L。另一方面，如图1C所示，在布线宽度方向(W)和布线 长度方向(L)上都增加通孔数目，以连接宽或厚的平行布线。如图1D所示， 当宽或厚的布线M1L和M3L相互垂直时，通孔数目可以进一步增加。流经布线的电流的电流密度随着半导体器件小型化程度的提高而增大。 因此，对于同样的电流量和同样的布线宽度，允许的通孔数目也趋向于增大。 通孔数目的增大易于使所提供通孔的直径增大，进而使相邻布线之间的边界 减小，从而非所期望地使层容易脱落。为了防止层间绝缘膜脱落或者防止大规模集成电路(LSI)的损坏，提 出一种方法，其中通过使所提供触点之间的间隔宽于在制造工艺中所确定的 触点之间的间隔，来减小单位面积(perarea)内的电触点数目(参见例如曰 本特开专利公开No. 2004-158846)。这种方法允许在布线宽度方向和布线长度方向上都减小触点数目。但是，由于近来可用的半导体器件具有更大的容许电流值，因此仅仅减小单位面积内触点数目的这种方法(例如日本特开专利公开No.2004-158846 中公开的方法)不能确保抗EM性(EM resistance)。此外，日本特开专利 公开No.2004-158846中公开的方法没有考虑到龟流的方向。考虑到EM很可能发生于在电流聚集的端部排列成线的通孔处，例如图 1C和图1D所示在左端或右端排列的五个通孔处，因此提出了一种在具有通 孔矩阵的层间连接中将通孔沿布线排列成线的结构(参见例如日本特开平专 利公开No. 3-42856)。在这种方法中，虽然将通孔排列成线而与布线平行， 但是为了确保与流过的电流量相对应的通孔数目，因此不减小位于上层和下 层的用于连接布线的通孔数目。结果，由于通孔占用面积没有变化，因此仍 然存在诸如相邻布线之间的边界减小、绝缘膜脱落以及电子束光刻(electron beam lithography)的通过量(throughput)减小之类的缺陷。
技术实现思路
根据本专利技术的一个方案，提供一种半导体器件的设计方法，所述半导体器件包括第一布线和第二布线以及多个通孔，所述设计方法包括确定与通 孔列数目的变化相对应的所述半导体器件的第一寿命变化率；确定与通孔行 数目的变化相对应的所述半导体器件的第二寿命变化率；根据基于所述第一 寿命变化率和所述第二寿命变化率的比率，减小所述通孔列数目；以及将所 述通孔行数目至少增加1。附图说明图1A至图ID为通常位于多层布线内的通孔矩阵的示意图及其横截面。 图2A和图2B为描述本专利技术原理的示意图。图3为以比较的方式示出根据本专利技术实施例的通孔矩阵和根据现有技术方法的通孔矩阵的表格。图4A至图4D为采用图3所示通孔矩阵的布线设计的示意图。 图5A至图5C为用于描述根据本专利技术第一和第二实施例的布线结构的优点的示意图。图6A至图6F为示出根据本专利技术第三实施例的通孔矩阵的示意图，其中设置在上层和下层上的宽度和厚度相同的布线被连接。图7A至图7F为示出根据本专利技术第三实施例的通孔矩阵的示意图，其中 设置在上层和下层上的宽度和厚度不同的布线被连接。具体实施方式下面将参考附图说明本专利技术的优选实施例。图2A至图2B为用于描述根据本专利技术实施例的布线设计方法原理的图 表。更具体地，图2A示出与多层布线中组成通孔矩阵的通孔列数目的变化 相对应的布线寿命的变化；而图2B示出与多层布线中通孔行数目的变化相 对应的布线寿命的变化。这里，通孔列数目和通孔行数目分别对应于在布线 宽度方向排列的通孔数目和在布线长度方向排列的通孔数目。参考图2A，布线寿命t与exp (斜率X通孔列数目)成比例，并 且满足toceXp(Se。limnXNc)的关系。这里，Nc表示通孔列数目，而S油mn 表示变化率或斜率。在图2A中，Sc。u^等于0.14。参考图2B，布线寿命t与exp (斜率X通孔行数目)成比例，并 且满足taexp(SlineXNL)的关系。这里，Nl表示通孔行数目，而S^表示 变化率或斜率。在图2B中，S^等于1.4。图2A和图2B所示的图表表明寿命(即抗EM性)并不是与通孔列数目 的显著减小相对应地大幅縮短，但是通过将通孔行数目增加1，使寿命显著 延长。更具体地，当N表示通孔列数目的变化与通孔行数目的变化之间 的比率时(以下简称为比率N)，并假设N=(与通孔行数目的变化相对应的寿命变化的斜率)/ (与通孔列数目 的变化相对应的寿命变化的斜率)—(Sline) / ( Sc。iu證) (1)其中，N为舍弃小数部分所取得的整数。在此情况下，即使通孔列数目 (Nc)减小了 N= (Sline) / (SC0J =10，也可以通过将通孔行数目(NL) 增加1来获得等同的抗EM性。利用这种原理，通过显著地减小通孔列数目以及稍微增加通孔行数目.， 就可以在减小通孔总数目的同时保持或改善抗EM性。虽然通孔总数目可能由于根据计算所得的N值或通孔行数目的这种操作而增加，但是通过执 行多次这种操作使得通孔的总数目减小。下面将详细说明利用这种原理的具 体实施例。图3的表格以比较的方式示出在各种宽度下，利用现有布线设计方法获 得的通孔矩阵和利用根据本专利技术第一和第二实施例的布线设计方法获得的通孔矩阵。在此表格中，根据图2A和图2B所示的实例将比率N设定为 等于IO (N=1.4/0.14=10)。对于宽度，表格中示出了当允许排列一个通孔最 小宽度为l (单位宽度)时，宽度等于3、 10、 20、 30和40的情况。此外， 表格中示出了当现有方法中布线的寿命等于1时，在实施例中各个宽度下寿 命的改善系数。在第一实施例中，根据图2A和图2B中所示的原理，基于比率N减 小位于不同层的通孔矩阵连接布线中的通孔列数目。此时，将通孔行数目至 少增加1。在实例的减小方法中，在待处理的通孔列数目为15的情况下，通过从通 孔列数目中减去比率N所得的值被设定为通孔列数目。如果待处理的通 孔列数目不大于比率N，则将通孔列数目设定为1。在第二实施例中，不管宽度如何，都通过重复根据第一实施例的方法， 而将通孔列数目最终设定为1。此时，在每一次重复上述方法时，都将通孔 行数目增加l。即，每次通孔行数目增加l，通孔列数目减小N，上述方 法一直被重复直到通孔列数目被设定为1。图4A至图4D为基于图3所示通孔矩阵的布线设计的示意图。参见图4A， 在宽度等于3 (W=3)的情况下，现有方法采用2行X2列本文档来自技高网...
【技术保护点】
一种半导体器件的设计方法，所述半导体器件包括第一布线和第二布线以及多个通孔，所述设计方法包括以下步骤： 确定与通孔列数目的变化相对应的所述半导体器件的第一寿命变化率； 确定与通孔行数目的变化相对应的所述半导体器件的第二寿命变化率； 根据基于所述第一寿命变化率和所述第二寿命变化率的比率，减小所述通孔列数目；以及 将所述通孔行数目至少增加１。
【技术特征摘要】
JP 2007-1-12 2007-0045541、一种半导体器件的设计方法，所述半导体器件包括第一布线和第二布线以及多个通孔，所述设计方法包括以下步骤确定与通孔列数目的变化相对应的所述半导体器件的第一寿命变化率；确定与通孔行数目的变化相对应的所述半导体器件的第二寿命变化率；根据基于所述第一寿命变化率和所述第二寿命变化率的比率，减小所述通孔列数目；以及将所述通孔行数目至少增加1。2、 如权利要求1所述的设计方法，其中，所述比率表示为 所述比率N=(所述第二寿命变化率)/ (所述第一寿命变化率) 其中，N为舍弃小数部分后得到的整数。3、 如权利要求1所述的设计方法，其中，当所述第一寿命变化率由Se。lumn表示并且所述第二寿命变化率由S^表示时，所述半导体器件的寿命表示为 所述寿命^exp (Se。iumnX所述通孔列数目)，以及所述寿命^exp (S^X所述通孔行数目)。4、 如权利要求1所述的设计方法，还包括以下步骤 只要通孔总数目不超过在执行增加和减小所述通孔行数目和所述通孔列数目的步骤之前的通孔总数目，就将所述通孔行数目或所述通孔列数目增 加1。5、 如权利要求1所述的设计方法，其中，.每次所述通孔行数目增加1， 则所述通孔列数目减小N。6、 如权利要求1所述的设计方法，其中，如果通孔列原始数目不大于 N，则将所述通孔列数目设定为1。7、 如权利要求1所述的设计方法，其中，重复增加所述通孔行数目以 及减小所述通孔列数目，以将所述通孔列数目最终减小为1。8、 如权利要求1所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。9、 如权利要求2所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。10、 如权利要求3所述的设计方法，其中，随着所述第一布线和所述第 二布线的宽度变宽，将所述通孔允许的电流设定得更大。11、 如权利要求4...
【专利技术属性】
技术研发人员：佐藤元伸，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]
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