半导体集成电路装置的布线构造及其设计方法和设计装置制造方法及图纸

一种考虑由气隙引起的布线间寄生电容降低带来的效果和弊害、并考虑成品率而生成所需最低限度的气隙用的半导体集成电路装置的布线构造及其设计方法和设计装置。在工序（Ｓ７００３）中，对布线后的输入布局数据（７００１）的布线图案的每条布线的布线宽度进行检测，或检测每个区域的布线密度。然后，在工序（Ｓ７００４）中，基于所述工序（Ｓ７００３）的检测结果，利用由工艺确定的布线宽度／布线密度条件（７００５），确定在进行ＣＭＰ时容易产生阶梯差的宽幅布线或布线密度高的区域。而后，在工序（Ｓ７００６）中，确定在通过所述工序（Ｓ７００４）确定的宽幅布线或布线区域的周边区域形成圆锥部高的气隙的布线间隔位置，在工序（Ｓ７００７）中，基于该检测结果，生成或删除气隙生成区域。

【技术实现步骤摘要】

本专利技术涉及微细化工艺中的具有气隙的半导体集成电路装置的布线 构造及其设计方法和设计装置。
技术介绍
近年，伴随着半导体工艺的微细化，半导体集成电路的高集成度化迅 速发展。但是，为了高集成度化而布线间隔变得极窄，存在布线间的寄生 电容增加的问题。布线间寄生电容的增加关联着布线间电信号泄漏的串扰现象、布线的RC延迟增大、耗电增大。因此，在半导体制造
，面向45nm以下的工艺，使布线间寄 生电容减少的低介电常数的层间绝缘膜(low-k膜)的研究正在积极进行。 另外，提出了不仅是low-k膜，而且在布线间的绝缘膜中有意地设置由空 气形成的空隙(以下称为气隙)的布线构造(例如，参照专利文献1)。 可以说利用了介电常数为1的空气的气隙可获得比low-k膜更低的相对介 电常数。气隙是能使金属层上堆积的绝缘膜不脱落而形成的空隙。生成该气隙 时，依赖于绝缘膜所使用的材料而存在气隙生成区域的开口宽度的上限 值。因此，作为半导体集成电路的布线构造的设计方法，提出了通过追加 虚设图案来縮小布线间隔，增加气隙的数量的技术(例如，参照专利文献 2)。另外，作为生成气隙的制造方法，存在如下技术向绝缘膜中插入了 金属层之后，利用对气隙禁止区域进行遮掩的抗蚀图案，对气隙生成位置 进行蚀刻。此时，为了防止在制造半导体集成电路时产生的定位偏差所导 致的气隙与通孔的贯通，提出了将通孔的周围作为气隙禁止区域的方案 (例如，参照专利文献3)。专利文献1:日本专利特许第2087547号公报 专利文献2:日本专利特许第3481222号公报 专利文献3:日本专利特开2006—120988号公报 但是，关于现有的气隙的生成存在以下课题。第一，存在当生成气隙禁止区域时未考虑布线宽度、布线密度、布线 的平坦度的课题。布线宽度粗的位置或布线密度高的位置周边在绝缘膜的 研磨时是非常容易被研磨的位置，存在气隙的上部被削掉的可能性。另外, 与布线密度同样，也可能因布线的平坦度不同而使得研磨容易度不同。在 所述专利文献2记载的技术中，为了使气隙生成区域的开口宽度不超过用 于生成气隙的上限值，通过追加虚设图案来縮小布线间隔，增加气隙的数 量，但与上述情况同样，未考虑半导体集成电路内布线的布线宽度等。另外，存在未考虑根据气隙的大小而气隙成为贯通上层的绝缘膜的空 隙的危险的课题。通过绝缘膜的堆积，气隙的上部成为圆锥状的形状。若 形成气隙的布线间隔大、圆锥部高，则在绝缘膜的研磨时气隙的顶上部有 可能被削掉。该空隙中流入上层膜，会导致成品率下降。第二，存在半导体集成电路的设计中未考虑因形成气隙而气隙上层的 布线滑落的可能性的课题。气隙是能使金属层上堆积的绝缘膜不脱落而形 成的空隙。在所述专利文献3所记载的技术中，为了防止在制造半导体集 成电路时产生的定位偏差所导致的气隙与通孔的贯通，构成为将通孔的周 围作为气隙禁止区域，但关于布线未进行考虑。另外，还未考虑因生成气 隙禁止区域而带来的掩模成本的增加。第三，存在如下课题在所述专利文献3所记载的技术中，为了防止 在制造半导体集成电路时产生的定位偏差所导致的气隙与通孔的贯通，构 成为将通孔的周围作为气隙禁止区域，但未考虑因将通孔的周围作为气隙 禁止区域而布线性可能恶化的课题。因布线性恶化而芯片面积有可能增 大。另外，与上述情况同样，还未考虑因生成气隙禁止区域而带来的掩模 成本的增加。
技术实现思路
本专利技术着眼于上述课题而实现，目的在于提供一种考虑由气隙引起的布线间寄生电容降低带来的效果和弊害并考虑成品率而生成所需最低限 度的气隙、且用于使气隙禁止区域的生成容易化的半导体集成电路装置的 布线构造及其设计方法和设计装置。为了实现上述目的，本专利技术中采用如下构造针对附近生成气隙而导 致成品率下降的布线图案，能在短时间内控制气隙的生成或气隙禁止区域 的生成。具体而言，本专利技术的第1实施方式的布线构造的设计方法对半导体集 成电路装置的某布线层的布线构造进行设计，包括布线宽度检测工序， 对布局数据的布线图案的按每条布线的布线宽度进行检测；布线确定工 序，基于所述布线宽度检测工序的检测结果，对规定布线宽度以上的布线 进行确定；布线间隔检测工序，对通过所述布线确定工序确定的布线与其 他布线的布线间隔进行检测；和气隙禁止区域生成删除工序，基于所述布线间隔检测工序的检测结果，生成或删除气隙禁止区域。本专利技术的第2实施方式的布线构造的设计方法，对半导体集成电路装 置的某布线层的布线构造进行设计，包括布线密度检测工序，对布局数据的布线图案的按每个布线区域的布线密度进行检测；区域确定工序，基于所述布线密度检测工序的检测结果，对规定布线密度以上的布线区域进行确定；和气隙禁止区域生成删除工序，对通过所述区域确定工序确定的 布线区域及其周边区域，生成或删除气隙禁止区域。本专利技术的第3实施方式的布线构造，是半导体集成电路装置中具有气 隙的布线层的布线构造，仅在宽幅布线与其他布线的布线间隔为一定值以 下的布线区域存在气隙。本专利技术的第4实施方式的布线构造，是半导体集成电路装置中具有气 隙的布线层的布线构造，仅在布线密度为一定值以下的布线区域存在气 隙。本专利技术的第5实施方式的布线构造的设计装置，是对半导体集成电路 装置的某布线层的布线构造进行设计的设计装置，包括平坦度检测单元， 其对布局数据的布线图案的按每条布线的平坦度进行检测；布线确定单 元，其基于所述平坦度检测单元的检测结果，对产生规定值以上的阶梯差 的布线进行确定；和气隙禁止区域生成删除单元，其对通过所述布线确定单元确定的布线的周边区域，生成或删除气隙禁止区域。本专利技术的第6实施方式的布线构造的设计方法，对半导体集成电路装 置的某布线层的布线构造进行设计，包括布线间隔检测工序，基于布局 数据的布线图案，对能形成气隙的布线间隔进行检测；面积检测工序，对通过所述布线间隔检测工序检测到的布线间隔的区域是否在规定面积以上进行检测；和气隙生成工序，当在所述面积检测工序中检测出所述区域 为规定面积以上时，在所述区域中生成气隙和气隙禁止区域。本专利技术的第7实施方式的布线构造，是半导体集成电路装置中具有气 隙的布线层的布线构造，在所述布线层内的布线间具备气隙和绝缘膜。本专利技术的第8实施方式的布线构造，是具有气隙的多层布线构造的半 导体集成电路装置的布线构造，仅在多层布线层中的奇数层和偶数层的任 一方布线层中具有气隙。本专利技术的第9实施方式的布线构造，是具有气隙的多层布线构造的半 导体集成电路装置的布线构造，在多层布线层中的一部分区域，仅在奇数 层具有气隙，在所述多层布线层中的其他区域，仅在偶数层具有气隙。本专利技术的第10实施方式的布线构造的设计装置，是对多层布线构造 的半导体集成电路装置的布线构造进行设计的设计装置，包括气隙生成 区域提取单元，其基于布局数据的布线图案，提取按每个布线层的气隙生 成区域；气隙重叠位置检测单元，其基于所述气隙生成区域的提取单元的 提取结果，以某布线层为基准，对该基准层的气隙生成区域与上一层或下 一层布线层的气隙生成区域的重叠位置进行检测；和气隙禁止区域生成单 元，其对通过所述气隙重叠位置检测单元检测到的重叠位置，在基准层和 上一层布线层或下一层布线层的至少一方布线层的气隙生成区域中生成 气隙禁止区域。本文档来自技高网...

【技术保护点】
一种布线构造，是半导体集成电路装置中具有气隙的布线层的布线构造，　　　　仅在宽幅布线与其他布线的布线间隔为一定值以下的布线区域存在气隙。

【技术特征摘要】
JP 2007-2-21 2007-0409811、一种布线构造，是半导体集成电路装置中具有气隙的布线层的布线构造，仅在宽幅布线与其他布线的布线间隔为一定值以下的布线区域存在气隙。2、 一种布线构造，是半导体集成电路装置中具有气隙的布线层的布线构造，仅在布线密度为一定值以下的布线区域存在气隙。3、 一种布线构造，是半导体集成电路装置中具有气隙的布线层的布 线构造，在所述布线层内的布线间具备气隙和绝缘膜。4、 一种布线构造，是具有气隙的多层布线构造的半导体集成电路装 置的布线构造，仅在多层布线层中的奇数层和偶数层的任一方布线层中具有气隙。5、 一种布线构造，是具有气隙的多层布线构造的半导体集成电路装 置的布线构造，在多层布线层中的一部分区域，仅在奇数层具有气隙， 在所述多层布线层中的其他区域，仅在偶数层具有气隙。6、 一种布线构造，是具有气隙的多...

【专利技术属性】
技术研发人员：荒木章之，岛田纯一，尾川广和，藤本和彦，藤井力，安井卓也，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]